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參數資料
型號: LC4256B-5T100I
文件頁數: 26/57頁
文件大?。?/td> 1078K
代理商: LC4256B-5T100I
Lattice Semiconductor
ispMACH 4000V/B/C Family Data Sheet
26
ispMACH 4000V/B/C Timing Adders
1
Adder
Type
Base
Parameter
Description
-5
-75
-10
2
Units
Min.
Max.
Min.
Max.
Min.
Max.
Optional Delay Adders
t
INDIO
t
EXP
t
ORP
t
BLA
t
IOI
Input Adjusters
t
INREG
t
MCELL
Input register delay
Product term expander delay
Output routing pool delay
Additional block loading adder
1.00
0.33
0.05
0.05
1.00
0.33
0.05
0.05
1.00
0.33
0.05
0.05
ns
ns
ns
ns
t
ROUTE
LVTTL_in
t
IN
, t
GCLK_IN
,
t
GOE
t
IN
, t
GCLK_IN
,
t
GOE
t
IN
, t
GCLK_IN
,
t
GOE
t
IN
, t
GCLK_IN
,
t
GOE
t
IN
, t
GCLK_IN
,
t
GOE
Using LVTTL standard
0.60
0.60
0.60
ns
LVCMOS33_in
Using LVCMOS 3.3 standard
0.60
0.60
0.60
ns
LVCMOS25_in
Using LVCMOS 2.5 standard
0.60
0.60
0.60
ns
LVCMOS18_in
Using LVCMOS 1.8 standard
0.00
0.00
0.00
ns
PCI_in
Using PCI compatible input
0.60
0.60
0.60
ns
t
IOO
Output Adjusters
LVTTL_out
LVCMOS33_out t
BUF
, t
EN
, t
DIS
Output con
fi
gured as 3.3V buffer
LVCMOS25_out t
BUF
, t
EN
, t
DIS
Output con
fi
gured as 2.5V buffer
LVCMOS18_out t
BUF
, t
EN
, t
DIS
Output con
fi
gured as 1.8V buffer
t
BUF
, t
EN
, t
DIS
Output con
fi
gured as TTL buffer
0.20
0.20
0.10
0.00
0.20
0.20
0.10
0.00
0.20
0.20
0.10
0.00
ns
ns
ns
ns
PCI_out
t
BUF
, t
EN
, t
DIS
Output con
fi
gured as PCI compatible
buffer
Output con
fi
gured for slow slew rate
0.20
0.20
0.20
ns
Slow Slew
t
BUF
, t
EN
1.00
1.00
1.00
ns
Timing v.3.1
Note: Open drain timing is the same as corresponding LVCMOS timing.
1. Refer to Technical Note TN1004:
ispMACH 4000 Timing Model Design and Usage Guidelines
for information regarding use of these adders.
2. Only available in industrial grade.
相關PDF資料
PDF描述
LC4256B-5T176C
LC4256B-5T176I
LC4256B-75F256AC
LC4256B-75F256AI
LC4256B-75T100C
相關代理商/技術參數
參數描述
LC4256B-5T176C 功能描述:CPLD - 復雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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