- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄367532 > LC4256V-75T100I PDF資料下載
參數(shù)資料
| 型號： | LC4256V-75T100I |
| 文件頁數(shù)： | 18/57頁 |
| 文件大小： | 1078K |
| 代理商： | LC4256V-75T100I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁當(dāng)前第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁
Lattice Semiconductor
ispMACH 4000V/B/C Family Data Sheet
18
ispMACH 4000V/B/C External Switching Characteristics
Over Recommended Operating Conditions
Parameter
Description
1, 2, 3
-25
-27
-3
-35
Units
ns
Min.
—
Max.
2.5
Min.
—
Max.
2.7
Min.
—
Max.
3.0
Min.
—
Max.
3.5
t
PD
5-PT bypass combinatorial propagation
delay
20-PT combinatorial propagation delay
through macrocell
GLB register setup time before clock
GLB register setup time before clock
with T-type register
GLB register setup time before clock,
input register path
GLB register setup time before clock
with zero hold
GLB register hold time after clock
GLB register hold time after clock with
T-type register
GLB register hold time after clock, input
register path
GLB register hold time after clock, input
register path with zero hold
GLB register clock-to-output delay
External reset pin to output delay
External reset pulse duration
Input to output local product term output
enable/disable
Input to output global product term out-
put enable/disable
Global OE input to output enable/disable
Global clock width, high or low
Global gate width low (for low transpar-
ent) or high (for high transparent)
Input register clock width, high or low
Clock frequency with internal feedback
Clock frequency with external feedback,
[1/ (t
S
+ t
CO
)]
t
PD_MC
—
3.2
—
3.5
—
3.8
—
4.2
ns
t
S
1.8
2.0
—
—
1.8
2.0
—
—
2.0
2.2
—
—
2.0
2.2
—
—
ns
ns
t
ST
t
SIR
0.7
—
1.0
—
1.0
—
1.0
—
ns
t
SIRZ
1.7
—
2.0
—
2.0
—
2.0
—
ns
t
H
0.0
0.0
—
—
0.0
0.0
—
—
0.0
0.0
—
—
0.0
0.0
—
—
ns
ns
t
HT
t
HIR
0.9
—
1.0
—
1.0
—
1.0
—
ns
t
HIRZ
0.0
—
0.0
—
0.0
—
0.0
—
ns
t
CO
t
R
t
RW
—
—
1.5
—
2.2
3.5
—
4.0
—
—
1.5
—
2.7
4.0
—
4.5
—
—
1.5
—
2.7
4.4
—
5.0
—
—
1.5
—
2.7
4.5
-
5.5
ns
ns
ns
t
PTOE/DIS
ns
t
GPTOE/DIS
—
5.0
—
6.5
—
8.0
—
8.0
ns
t
GOE/DIS
t
CW
—
1.1
1.1
3.0
—
—
—
1.3
1.3
3.5
—
—
—
1.3
1.3
4.0
—
—
—
1.3
1.3
4.5
—
—
ns
ns
t
GW
ns
t
WIR
f
MAX
1.1
400
250
—
—
—
1.3
333
222
—
—
—
1.3
322
212
—
—
—
1.3
322
212
—
—
—
ns
MHz
4
f
MAX
(Ext.)
MHz
Timing v.3.1
1. Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate other standards.
2. Measured using standard switching circuit, assuming GRP loading of 1 and 1 output switching.
3. Pulse widths and clock widths less than minimum will cause unknown behavior.
4. Standard 16-bit counter using GRP feedback.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LC4256V-75T176C | |
| LC4256V-75T176I | |
| LC4384B-75T176I | |
| LC4384C-10F256I | |
| LC4384C-10T176I | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LC4256V-75T144C | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.3V 96 I/O RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4256V75T144E | 制造商:Lattice Semiconductor 功能描述:CPLD ispMACH |
| LC4256V-75T144E | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4256V-75T144I | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4256V-75T176C | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 3.3V 128 I/O RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。