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參數(shù)資料

型號(hào)：	LC4512C-75T176I
文件頁(yè)數(shù)：	21/57頁(yè)
文件大小：	1078K
代理商：	LC4512C-75T176I

Lattice Semiconductor

ispMACH 4000V/B/C Family Data Sheet

21

ispMACH 4000V/B/C Internal Timing Parameters

Over Recommended Operating Conditions

Parameter

In/Out Delays

t

IN

t

GOE

t

GCLK_IN

t

BUF

t

EN

t

DIS

Routing/GLB Delays

t

ROUTE

t

MCELL

t

INREG

t

FBK

t

PDb

t

PDi

Register/Latch Delays

t

S

t

S_PT

Description

-25

-27

-3

-35

Units

Min.

Max.

Min.

Max.

Min.

Max.

Min.

Max.

Input Buffer Delay

Global OE Pin Delay

Global Clock Input Buffer Delay

Delay through Output Buffer

Output Enable Time

Output Disable Time

—

—

—

—

—

—

0.60

2.04

0.78

0.85

0.96

0.96

—

—

—

—

—

—

0.60

2.54

1.28

0.85

0.96

0.96

—

—

—

—

—

—

0.70

3.04

1.28

0.85

0.96

0.96

—

—

—

—

—

—

0.70

3.54

1.28

0.85

0.96

0.96

ns

ns

ns

ns

ns

ns

Delay through GRP

Macrocell Delay

Input Buffer to Macrocell Register Delay

Internal Feedback Delay

5-PT Bypass Propagation Delay

Macrocell Propagation Delay

—

—

—

—

—

—

0.61

0.45

0.11

0.00

0.44

0.64

—

—

—

—

—

—

0.81

0.55

0.31

0.00

0.44

0.64

—

—

—

—

—

—

1.01

0.55

0.31

0.00

0.44

0.64

—

—

—

—

—

—

1.01

0.65

0.31

0.00

0.94

0.94

ns

ns

ns

ns

ns

ns

D-Register Setup Time (Global Clock)

D-Register Setup Time (Product Term

Clock)

T-Register Setup Time (Global Clock)

T-Register Setup Time (Product Term

Clock)

D-Register Hold Time

T-Register Hold Time

D-Input Register Setup Time (Global

Clock)

D-Input Register Setup Time (Product

Term Clock)

D-Input Register Hold Time (Global

Clock)

D-Input Register Hold Time (Product

Term Clock)

Register Clock to Output/Feedback

MUX Time

Clock Enable Setup Time

Clock Enable Hold Time

Latch Setup Time (Global Clock)

Latch Setup Time (Product Term Clock)

Latch Hold Time

Latch Gate to Output/Feedback MUX

Time

Propagation Delay through Transparent

Latch to Output/Feedback MUX

Asynchronous Reset or Set to Output/

Feedback MUX Delay

0.92

1.42

—

—

1.12

1.32

—

—

1.02

1.32

—

—

0.92

1.32

—

—

ns

ns

t

ST

t

ST_PT

1.12

1.42

—

—

1.32

1.32

—

—

1.22

1.32

—

—

1.12

1.32

—

—

ns

ns

t

H

t

HT

t

SIR

0.88

0.88

0.82

—

—

—

0.68

0.68

1.37

—

—

—

0.98

0.98

1.27

—

—

—

1.08

1.08

1.27

—

—

—

ns

ns

ns

t

SIR_PT

1.45

—

1.45

—

1.45

—

1.45

—

ns

t

HIR

0.88

—

0.63

—

0.73

—

0.73

—

ns

t

HIR_PT

0.88

—

0.63

—

0.73

—

0.73

—

ns

t

COi

—

0.52

—

0.52

—

0.52

—

0.52

ns

t

CES

t

CEH

t

SL

t

SL_PT

t

HL

t

GOi

2.25

1.88

0.92

1.42

1.17

—

—

—

—

—

—

0.33

2.25

1.88

1.12

1.32

1.17

—

—

—

—

—

—

0.33

2.25

1.88

1.02

1.32

1.17

—

—

—

—

—

—

0.33

2.25

1.88

0.92

1.32

1.17

—

—

—

—

—

—

0.33

ns

ns

ns

ns

ns

ns

t

PDLi

—

0.25

—

0.25

—

0.25

—

0.25

ns

t

SRi

—

0.28

—

0.28

—

0.28

—

0.28

ns

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