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參數資料
| 型號： | MC68302CFC20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數： | 109/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302CFC20 |
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System Integration Block (SIB)
MOTOROLA
MC68302 USER’S MANUAL
3-59
When an external master desires to gain ownership, the standard M68000 bus arbitration
protocol should be used:
1. Issue BR (to the IMP on-chip bus arbiter).
2. Wait for BG (from the IMP on-chip bus arbiter).
3. When BG is asserted, wait for the negation of both AS and BGACK.
4. Assert BGACK and begin external master bus cycles.
5. Negate BR (to the IMP on-chip bus arbiter), causing BG to be negated
by the IMP on-chip bus arbiter.
6. Negate BGACK after the external master bus cycles have completed.
This protocol is also followed by the on-chip bus masters (IDMA, SDMA, and DRAM refresh)
except that they request the bus internally from the on-chip bus arbiter.
In the disable CPU mode, the IMP makes requests for the bus rather than granting the bus.
In such a system, the IMP functions as an external master, and the external processor (e.g.,
an MC68030) need not assert BGACK as it accesses the IMP's on-chip RAM and registers.
NOTE
When the IMP's BUSW pin is low causing the M68000 core to
operate as an MC68008, the BGACK signal should still be used
in bus arbitration control. On the original MC68008, the BGACK
signal was not available externally, and therefore could not be
used.
3.8.6 Hardware Watchdog
The hardware watchdog logic is used to assert BERR and set HWT when a bus cycle is not
terminated by DTACK and after a programmable number of clock cycles has elapsed. The
hardware watchdog logic has a 10-bit downcounter and a 4-bit prescaler. When enabled,
the watchdog timer commences counting clock cycles as AS is asserted (for internal or ex-
ternal bus masters). The count is terminated normally by the negation of AS; however, if the
count reaches zero before AS is negated, BERR will be asserted until AS is negated. The
hardware watchdog will operate with internal as well as external bus masters.
The hardware watchdog logic uses four bits in the SCR.
HWDEN—Hardware Watchdog Enable
0 = The hardware watchdog is disabled.
1 = The hardware watchdog is enabled.
After system reset, this bit defaults to one to enable the hardware watchdog.
相關PDF資料 |
PDF描述 |
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