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參數資料
| 型號： | MC68302RC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, CPGA132 |
| 封裝： | PGA-132 |
| 文件頁數： | 312/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302RC16 |
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Electrical Characteristics
6-24
MC68302 USER’S MANUAL
MOTOROLA
6.13 AC ELECTRICAL SPECIFICATIONS—CHIP-SELECT TIMING
INTERNAL MASTER
(see Figure 6-14
)
NOTE:
1.This specification is valid only when the ADCE or WPVE bits in the SCR are set.
2.For loading capacitance less than or equal to 50 pF, subtract 4 ns from the maximum value given.
3.Since AS and CS are asserted/negated on the same CLKO edges, no AS to CS relative timings can be
specified. However, CS timings are given relative to a number of other signals, in the same manner as AS.
See Figure 6-2 and Figure 6-3 for diagrams.
16.67 MHz
20 MHz
25 MHz
Num.
Characteristic
Symbol
Min
Max
Min
Max
Min
Max
Unit
150
Clock High to CS, IACK Low (see Note 2)
t
CHCSIAKL
0
40
0
35
0
27
ns
151
Clock Low to CS, IACK High (see Note 2)
t
CLCSIAKH
0
40
0
35
0
27
ns
152
CS Width Negated
t
CSH
60
—
50
—
40
—
ns
153
Clock High to DTACK Low (0 Wait State)
t
CHDTKL
—
45
—
40
—
30
ns
154
Clock Low to DTACK Low (1–6 Wait
States)
t
CLDTKL
—
30
—
25
—
20
ns
155
Clock Low to DTACK High
t
CLDTKH
—
40
—
35
—
27
ns
156
Clock High to BERR Low (see Note 1)
t
CHBERL
—
40
—
35
—
27
ns
157
Clock Low to BERR High Impedance (see
Note 1)
t
CLBERH
—
40
—
35
—
27
ns
158
DTACK High to DTACK High Impedance
t
DTKHDTKZ
—
15
—
15
—
10
ns
171
Input Data Hold Time from S6 Low
t
IDHCL
5
—
5
—
5
—
ns
172
CS Negated to Data-Out Invalid (Write)
t
CSNDOI
10
—
10
—
7
—
ns
173
Address, FC Valid to CS Asserted
t
AFVCSA
15
—
15
—
15
—
ns
174
CS Negated to Address, FC Invalid
t
CSNAFI
15
—
15
—
12
—
ns
175
CS Low Time (0 Wait States)
t
CSLT
120
—
100
—
80
—
ns
176
CS Negated to R/W Invalid
t
CSNRWI
10
—
10
—
7
—
ns
177
CS Asserted to R/W Low (Write)
t
CSARWL
—
10
—
10
—
8
ns
178
CS Negated to Data-In Invalid (Hold Time
on Read)
t
CSNDII
0
—
0
—
0
—
ns
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PDF描述 |
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參數描述 |
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