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參數(shù)資料
| 型號： | MC68MH360CFE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 674/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360CFE25 |
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Parallel Interface Port (PIP)
7-350
MC68360 USER’S MANUAL
MOTOROLA
TXE—Transmit Error
An error condition was detected. This error status is reported in the buffer descriptor.
CHR—Character Transmitted
Acknowledgment that the last character was strobed into the receiver input latch (STB
was asserted by the transmitter) and a new character was written to the data register.
TX—Tx Buffer
A buffer has been transmitted over the Centronics channel. This bit is set only after the
last character of the buffer was strobed into the receiver input latch (STB was asserted by
the transmitter).
7.13.8.12 CENTRONICS CHANNEL RECEPTION.
The Centronics receiver supports the
same general data structure that is used by the SCCs for other protocols. Upon receiving a
character from the Centronics interface, the receiver will check if the current buffer descrip-
tor (BD) in the Centronics receiver BD table is ready for use. If the BD is ready, the Centron-
ics receiver will compare the character against a user defined control character table. If no
match was found, the character will be written to the BD’s associated buffer. If a match was
found, the character will be either written to the receive buffer (upon which the buffer is
closed and a new receive buffer taken) or rejected, depending on the R bit in the Control
Character Table. If rejected, the character is written to the Received Control Character Reg-
ister (RCCR) in internal RAM and a maskable interrupt is generated. A maskable interrupt
will be generated at the completion of the BD processing. A single received data frame may
span several BDs.
For each transfer, the Centronics controller will generate ACK and BUSY handshake signals
on the Centronics interface. The ACK pulse width and the timing of BUSY with respect to
the ACK signal are determined by the setting in the PIP Timing Parameter Register (PTPR).
7.13.8.13 CENTRONICS RECEIVER MEMORY MAP.
When configured to operate in Cen-
tronics receive mode, the QUICC overlays the structure illustrated in Table 7-17 with the
SMC2 parameter RAM area.
7
–
6
–
5
–
4
3
–
2
–
1
0
TXE
CHR
TX
Table 7-18. Centronics Receiver Parameter RAM
Address
Name
Width
Description
PIP Base+00
RBASE
Word
Rx Buffer Descriptors Base Address
PIP Base+02
Res
Word
Reserved
PIP Base+04
CFCR
Byte
Centronics Function Code
PIP Base+05
Res
Byte
Reserved
PIP Base+06
MRBLR
Word
Maximum Receive Buffer Length
PIP Base+08
RSTATE
Long
Rx Internal State
PIP Base+0C
R_PTR
Long
Rx Internal Data Pointer
PIP Base+10
RBPTR
Word
Rx Buffer Descriptor Pointer
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PDF描述 |
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