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參數資料
| 型號： | MK2308S-1HLFT |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 2308 SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封裝： | 0.150 INCH, LEAD FREE, SOIC-16 |
| 文件頁數： | 1/7頁 |
| 文件大?。?/td> | 174K |
| 代理商： | MK2308S-1HLFT |
MK2308-1H
MDS 2308-1H C
1
Revision 020905
Integrat ed Circuit Systems ● 525 Race Stre et, San Jo se, CA 9 5126 ● te l (40 8 ) 2 97-12 01 ● www.ics t.co m
3.3 VOLT ZERO DELAY, LOW SKEW BUFFER
Description
The MK2308-1H is a low phase noise, high-speed PLL
based, 8-output, low skew zero delay buffer. Based on
ICS’ proprietary low jitter Phase Locked Loop (PLL)
techniques, the device provides eight low skew outputs
at speeds up to 133 MHz at 3.3 V. The outputs can be
generated from the PLL (for zero delay), or directly
from the input (for testing), and can be set to tri-state
mode or to stop at a low level. For normal operation as
a zero delay buffer, any output clock is tied to the FBIN
pin.
ICS manufactures a large variety of clock generators
and buffers.
Features
Clock outputs from 10 to 133 MHz
Zero input-output delay
Eight low skew (<200 ps) outputs
Device-to-device skew <700 ps
Full CMOS outputs with 25 mA output drive
capability at TTL levels
5 V tolerant FBIN and CLKIN pins
Tri-state mode for board-level testing
Advanced, low-power, sub-micron CMOS process
Operating voltage of 3.3 V
Industrial temperature range available
Packaged in 16-pin SOIC and TSSOP packages
Available in Pb (lead) free package
Industrial and commercial temp operation
Block Diagram
CLKA4
CLKB1
CLKA3
CLKB2
CLKB3
CLKA2
CLKA1
CLKB4
CLKIN
Control
Logic
1
0
S2, S1
2
Clock
Synthesis
PLL
FBIN
Feedback is shown from CLKB4 for
illustration, but may come from any output.
VDD
2
GND
2
相關PDF資料 |
PDF描述 |
|---|---|
| MK2308G-1HLFT | 2308 SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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