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參數資料
| 型號： | MK2771-16RLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/7頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK SRC VCXO/SET-TOP 28-QSOP |
| 標準包裝： | 48 |
| 類型： | 時鐘合成器，VCXO |
| PLL： | 帶旁路 |
| 輸入： | 晶體 |
| 輸出： | CMOS |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:8 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 50MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 28-QSOP |
| 包裝： | 管件 |
DATASHEET
VCXO AND SET-TOP CLOCK SOURCE
MK2771-16
IDT VCXO AND SET-TOP CLOCK SOURCE
1
MK2771-16
REV G 051310
Description
The MK2771-16 is a low-cost, low-jitter, high-performance
VCXO and clock synthesizer designed for set-top boxes.
The on-chip Voltage Controlled Crystal Oscillator accepts a
0 to 3 V input voltage to cause the output clocks to vary by
±100 ppm. Using IDT’s patented VCXO and analog
Phase-Locked Loop (PLL) techniques, the device uses an
inexpensive 13.5 MHz pullable crystal input to produce
multiple output clocks including two selectable processor
clocks, a selectable audio clock, two communications
clocks, a 13.5 MHz clock, and three 27 MHz clocks. All
clocks are frequency locked to the 27 MHz output (and to
each other) with zero ppm error, so any output can be used
as the VCXO output.
Features
Packaged in 28-pin QSOP
RoHS 5 (green) or RoHS 6 (green and lead free)
compliant package
On-chip patented VCXO with pull range of 200 ppm
VCXO tuning voltage of 0 to 3 V
Processor frequencies include 16.66, 20, 25, 32, 40, and
50 MHz
Audio clocks support 32 kHz, 44.1 kHz, 48 kHz, and 96
kHz sampling rates
Zero ppm synthesis error in all clocks (all exactly track 27
MHz VCXO)
Uses an inexpensive 13.5 MHz pullable crystal
Full CMOS output swings with 25 mA output drive
capability at TTL levels
Advanced, low-power, sub-micron CMOS process
5 V operating voltage with 3.3 V capable I/O
Block Diagram
ACLK
Voltage
Controlled
Crystal
Oscillator
X1
X2
13.5 MHz
pullable
crystal
27.000 MHz
PCLK
PLL Clock
Synthesis
Circuitry
13.500 MHz
CCLK2
CCLK1
VDDIO
GND
VDD5
VIN
CS1, CS0
PS1, PS0
AS2:0
3
x2
PLL
divide
by 2
2
3
2
Optional crystal capacitors.
3
6
相關PDF資料 |
PDF描述 |
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參數描述 |
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