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參數資料
| 型號： | PCM1773PW |
| 元件分類： | DAC |
| 英文描述： | LOW VOLTAGE AND LOW POWER STEREO AUDIO DIGITAL TO ANALOG CONVERTER WITH LINEOUT AMPIIFIER |
| 中文描述： | 低電壓和低功耗立體聲音頻數模轉換器與線路輸出AMPIIFIER |
| 文件頁數： | 13/29頁 |
| 文件大小： | 309K |
| 代理商： | PCM1773PW |
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SLES010D – SEPTEMBER 2001 – REVISED MAY 2004
www.ti.com
13
DETAILED DESCRIPTION
SYSTEM CLOCK, RESET, AND FUNCTIONS
System Clock Input
The PCM1772 and PCM1773 devices require a system clock for operating the digital interpolation filters and multilevel
-
Σ
modulators. The system clock is applied at terminal 16 (SCKI). Table 1 shows examples of system clock frequencies for
common audio sampling rates.
Figure 18 shows the timing requirements for the system clock input. For optimal performance, it is important to use a clock
source with low-phase jitter and noise.
Table 1. System Clock Frequency for Common Audio Sampling Frequencies
SAMPLING FREQUENCY, LRCK
SYSTEM CLOCK FREQUENCY, SCKI (MHz)
128 fS
6.144
192 fS
9.216
256 fS
12.288
384 fS
18.432
48 kHz
44.1 kHz
5.6448
8.4672
11.2896
16.9344
32 kHz
4.096
6.144
8.192
12.288
24 kHz
3.072
4.608
6.144
9.216
22.05 kHz
2.8224
4.2336
5.6448
8.4672
16 kHz
2.048
3.072
4.096
6.144
12 kHz
1.536
2.304
3.072
4.608
11.025 kHz
1.4112
2.1168
2.8224
4.2336
8 kHz
1.024
1.536
2.048
3.072
t(SCKH)
System Clock
Pulse Cycle Time
SCKI
t(SCKL)
0.7 VCC1
0.3 VCC1
1/(128 fS), 1/(192 fS), 1/(256 fS), and 1/(384 fS).
PARAMETERS
SYMBOL
t(SCKH)
t(SCKL)
MIN
7
UNIT
ns
System clock pulse width high
System clock pulse width low
7
ns
Figure 18. System Clock Timing
相關PDF資料 |
PDF描述 |
|---|---|
| PCM1773PWR | LOW VOLTAGE AND LOW POWER STEREO AUDIO DIGITAL TO ANALOG CONVERTER WITH LINEOUT AMPIIFIER |
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相關代理商/技術參數 |
參數描述 |
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