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參數資料
| 型號： | PCM1807 |
| 英文描述： | Single-Ended, Analog-Input 24-Bit, 96-kHz Stereo A/D Converter |
| 中文描述： | 單端模擬輸入24位，96千赫立體聲A / D轉換器 |
| 文件頁數： | 16/29頁 |
| 文件大小： | 426K |
| 代理商： | PCM1807 |
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INTERFACE TIMING
BCK
LRCK
DOUT
t
(BCKH)
t
(BCKL)
t
(LRHD)
t
(LRCP)
t
(LRSU)
t
(BCKP)
t
(CKDO)
t
(LRDO)
1.4 V
1.4 V
0.5 V
DD
T0017-02
PCM1807
SLES147–SEPTEMBER 2005
Figure 22
and
Figure 23
illustrate the interface timing in slave mode and master mode, respectively.
SYMBOL
t
(BCKP)
t
(BCKH)
t
(BCKL)
t
(LRSU)
t
(LRHD)
t
(LRCP)
t
(CKDO)
t
(LRDO)
PARAMETER
MIN
TYP
MAX
UNIT
ns
ns
ns
ns
ns
μ
s
ns
ns
BCK period
BCK pulse duration, HIGH
BCK pulse duration, LOW
LRCK setup time to BCK rising edge
LRCK hold time to BCK rising edge
LRCK period
Delay time, BCK falling edge to DOUT valid
Delay time, LRCK edge to DOUT valid
1/(64 f
S
)
1.5
×
t
SCKI
1.5
×
t
SCKI
50
10
10
–10
–10
40
40
NOTE: Timing measurement reference level is 1.4 V for input and 0.5 V
DD
for output. Load capacitance of DOUT is 20 pF.
t
SCKI
is the SCKI period.
Figure 22. Audio Data Interface Timing (Slave Mode: LRCK and BCK Work as Inputs)
16
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