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參數(shù)資料
| 型號： | PSD834F2-70 |
| 廠商： | 意法半導體 |
| 英文描述： | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| 中文描述： | Flash在系統(tǒng)可編程（ISP）的周邊8位MCU，5V的 |
| 文件頁數(shù)： | 95/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD834F2-70 |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 62. Port A Peripheral Data Mode READ Timing (3V devices)
Figure 48. Peripheral I/O WRITE Timing
Table 63. Port A Peripheral Data Mode WRITE Timing (5V devices)
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port A Data Peripheral mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
Symbol
Parameter
Conditions
-12
-15
-20
Turbo
Off
Unit
Min
Max
Min
Max
Min
Max
t
AVQV–PA
Address Valid to Data Valid
(Note
3
)
50
50
50
+ 20
ns
t
SLQV–PA
CSI Valid to Data Valid
37
45
50
+ 20
ns
t
RLQV–PA
RD to Data Valid
(Notes
1,4
)
37
40
45
ns
RD to Data Valid 8031 Mode
45
45
50
ns
t
DVQV–PA
Data In to Data Out Valid
38
40
45
ns
t
QXRH–PA
RD Data Hold Time
0
0
0
ns
t
RLRH–PA
RD Pulse Width
(Note
1
)
36
36
46
ns
t
RHQZ–PA
RD to Data High-Z
(Note
1
)
36
40
45
ns
Symbol
Parameter
Conditions
-70
-90
-15
Unit
Min
Max
Min
Max
Min
Max
t
WLQV–PA
WR to Data Propagation Delay
(Note
2
)
25
35
40
ns
t
DVQV–PA
Data to Port A Data Propagation Delay
(Note
5
)
22
30
38
ns
t
WHQZ–PA
WR Invalid to Port A Tri-state
(Note
2
)
20
25
33
ns
tDVQV (PA)
tWLQV (PA)
tWHQZ (PA)
ADDRESS
DATA OUT
A/D BUS
WR
PORT A
DATA OUT
ALE/AS
AI02898
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PDF描述 |
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參數(shù)描述 |
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| PSD834F2-90JI | 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 2M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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