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參數資料
| 型號： | PSD913590JT |
| 廠商： | 意法半導體 |
| 英文描述： | PECL/TTL-TTL 1:8 Distribution Chip; Package: 28 LEAD PLCC; No of Pins: 28; Container: Rail; Qty per Container: 37 |
| 中文描述： | Flash在系統可編程ISP的外設的8位微控制器 |
| 文件頁數： | 32/110頁 |
| 文件大?。?/td> | 1737K |
| 代理商： | PSD913590JT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
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PAGE REGISTER
The 8-bit Page Register increases the addressing
capability of the MCU by a factor of up to 256. The
contents of the register can also be read by the
MCU. The outputs of the Page Register (PGR0-
PGR7) are inputs to the DPLD decoder and can be
included in the Sector
CSBOOT0-CSBOOT3), and SRAM Select (RS0)
equations.
Select (FS0-FS7,
If memory paging is not needed, or if not all 8 page
register bits are needed for memory paging, then
these bits may be used in the CPLD for general
logic. See Application Note
AN1154
.
Figure
12
shows the Page Register. The eight flip-
flops in the register are connected to the internal
data bus D0-D7. The MCU can write to or read
from the Page Register. The Page Register can be
accessed at address location CSIOP + E0h.
Figure 12. Page Register
RESET
D0- D7
R/W
D0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
D1
D2
D3
D4
D5
D6
D7
PAGE
REGISTER
PGR0
PGR1
PGR2
PGR3
DPLD
AND
CPLD
INTERNAL
SELECTS
AND LOGIC
PLD
PGR4
PGR5
PGR6
PGR7
AI02871B
相關PDF資料 |
PDF描述 |
|---|---|
| PSD913590MIT | BBG ECL CLOCK DIST CHIP; Package: 28 LEAD PLCC; No of Pins: 28; Container: Rail; Qty per Container: 37 |
| PSD913590MT | PECL/TTL-TTL 1:8 Distribution Chip; Package: 28 LEAD PLCC; No of Pins: 28; Container: Tape and Reel; Qty per Container: 500 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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