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參數資料
| 型號： | PSD9332V12JT |
| 廠商： | 意法半導體 |
| 英文描述： | High Speed CMOS Logic Quad 2-Input NAND Gates with Open Drain 14-SOIC -55 to 125 |
| 中文描述： | Flash在系統可編程ISP的外設的8位微控制器 |
| 文件頁數： | 73/110頁 |
| 文件大小： | 1737K |
| 代理商： | PSD9332V12JT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 36. Example of PSD Typical Power Calculation at V
CC
= 5.0V (Turbo Mode On)
Conditions
Highest Composite PLD input frequency
(Freq PLD)
= 8 MHz
MCU ALE frequency (Freq ALE)
= 4 MHz
% Flash memory Access
= 80%
% SRAM access
= 15%
% I/O access
= 5% (no additional power above base)
Operational Modes
% Normal
= 10%
% Power-down Mode
= 90%
Number of product terms used
(from fitter report)
= 45 PT
% of total product terms
= 45/182 = 24.7%
Turbo Mode
= ON
Calculation (using typical values)
I
CC
total
= Ipwrdown x %pwrdown + %normal x (I
CC
(ac) + I
CC
(dc))
= Ipwrdown x %pwrdown + % normal x (%flash x 2.5mA/MHz x Freq ALE
+ %SRAM x 1.5mA/MHz x Freq ALE
+ % PLD x 2mA/MHz x Freq PLD
+ #PT x 400μA/PT)
= 50μA x 0.90 + 0.1 x (0.8 x 2.5mA/MHz x 4 MHz
+ 0.15 x 1.5mA/MHz x 4 MHz
+ 2mA/MHz x 8 MHz
+ 45 x 0.4mA/PT)
= 45μA + 0.1 x (8 + 0.9 + 16 + 18mA)
= 45μA + 0.1 x 42.9
= 45μA + 4.29mA
= 4.34mA
This is the operating power with no EEPROM WRITE or Flash memory Erase cycles in progress. Calculation is based
on I
OUT
= 0mA.
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