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參數資料
| 型號： | Q67101-H6788 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數： | 139/272頁 |
| 文件大?。?/td> | 4055K |
| 代理商： | Q67101-H6788 |
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SAB 82532/SAF 82532
Detailed Register Description
Semiconductor Group
139
07.96
Channel Configuration Register 3 (CCR3)
Access: read/write
address: ch-A: 2F
H
ch-B: 6F
H
Value after RESET: 00
H
7
0
CCR3
PRE1
PRE0
EPT
RADD
CRL
RCRC
XCRC
PSD
PRE1 … PRE0 …
Number of Preamble Repetition
If preamble transmission is initiated, the preamble defined via
register PRE is transmitted
00 … 1 times
01 … 2 times
10 … 4 times
11 … 8 times.
Enable Preamble Transmission
This bit enables transmission of a preamble. The preamble is
started after Interframe Time-fill transmission has been stopped
and a new frame is to be transmitted. The preamble consists of an
8-bit pattern repeated a number of times. The pattern is defined
via register PRE, the number of repetitions is selected by bits
PRE0 and PRE1.
Note: The ‘Shared Flag’ feature is not influenced by preamble
transmission. Zero Bit insertion is disabled during preamble
transmission.
Receive Address Pushed to RFIFO
If this bit is set to ‘1’, the received HDLC address information (1 or
2 bytes, depending on the address mode selected via
MODE:ADM) is pushed to RFIFO. This function is applicable in
auto mode, non-auto mode and transparent mode 1.
CRC Reset Level
This bit defines the initialization for the internal receive and
transmit CRC generators:
0 … Initialized to (FFFF)FFFF
H
. Default value for most
HDLC/SDLC applications.
1 … Initialized to (0000)0000
H
.
EPT …
RADD …
CRL …
HDLC Mode
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
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