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參數資料
| 型號： | SI5325A-C-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數： | 1/62頁 |
| 文件大小： | 0K |
| 描述： | IC UP-PROG CLK MULTIPLIER 36-QFN |
| 標準包裝： | 490 |
| 系列： | DSPLL® |
| 類型： | 時鐘乘法器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.4GHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 36-VFQFN 裸露焊盤 |
| 供應商設備封裝： | 36-QFN（6x6） |
| 包裝： | 托盤 |
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Rev. 0.5 2/12
Copyright 2012 by Silicon Laboratories
Si5325
P-P ROGRAMMABLE P RECISION C LOCK M ULTIPLIER
Features
Applications
Description
The Si5325 is a low jitter, precision clock multiplier for applications requiring clock
multiplication without jitter attenuation. The Si5325 accepts dual clock inputs
ranging from 10 to 710 MHz and generates two clock outputs ranging from 2 kHz
to 945 MHz and select frequencies to 1.4 GHz. The two outputs are divided down
separately from a common source. The device provides frequency translation
combinations across this operating range. The Si5325 input clock frequency and
clock multiplication ratio are programmable through an I2C or SPI interface. The
Si5325 is based on Silicon Laboratories' 3rd-generation DSPLL technology,
which provides frequency synthesis in a highly integrated PLL solution that
eliminates the need for external VCXO and loop filter components. The DSPLL
loop bandwidth is digitally programmable. Operating from a single 1.8, 2.5, or
3.3 V supply, the Si5325 is ideal for providing clock multiplication in high
performance timing applications
.
Not recommended for new
designs. For alternatives, see the
Si533x family of products.
Generates frequencies from
2 kHz to 945 MHz and select
frequencies to 1.4 GHz from an
input frequency of 10 to 710 MHz
Low jitter clock outputs with jitter
generation as low as 0.5 ps rms
(12kHz–20MHz)
Integrated loop filter with
selectable loop bandwidth
(150 kHz to 2 MHz)
Dual clock inputs w/manual or
automatically controlled
switching
Dual clock outputs with
selectable signal format
(LVPECL, LVDS, CML, CMOS)
Support for ITU G.709 and
custom FEC ratios (255/238,
255/237, 255/236)
LOS, FOS alarm outputs
I2C or SPI programmable
On-chip voltage regulator for
1.8 ±5%, 2.5 or 3.3 V ±10%
operation
Small size: 6 x 6 mm 36-lead
QFN
Pb-free, ROHS compliant
SONET/SDH OC-48/STM-16 and
OC-192/STM-64
line cards
GbE/10GbE, 1/2/4/8/10GFC line
cards
ITU G.709 and custom FEC line
cards
Optical modules
Wireless basestations
Data converter clocking
xDSL
SONET/SDH + PDH clock synthesis
Test and measurement
Ordering Information:
See page 56.
Pin Assignments
1
2
3
29
30
31
32
33
34
35
36
20
21
22
23
24
25
26
27
10 11 12 13 14 15 16 17
4
5
6
7
8
NC
RST
C2B
INT_C1B
GND
VDD
GND
VD
D
VD
D
CL
K
IN2
+
CL
K
IN
2
–
NC
VD
D
CL
K
IN
1
+
CL
K
IN
1
–
CS_CA
SCL
SDA_SDO
A1
A2_SS
SDI
CL
K
O
UT1
–
NC
GN
D
VD
D
NC
CK
O
U
T
2
–
CK
O
U
T
2
+
CM
O
DE
GND
Pad
A0
GND
9
18
19
28
NC
GND
CL
K
O
U
T
1
+
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參數描述 |
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| SI5325B-B-GMR | 制造商:Silicon Laboratories Inc 功能描述: |
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