參數資料
| 型號： | SY100E143JZ TR |
| 廠商： | Micrel Inc |
| 文件頁數： | 1/4頁 |
| 文件大小： | 0K |
| 描述： | IC REGISTER HOLD 9BIT 28PLCC |
| 標準包裝： | 750 |
| 系列： | 100E |
| 邏輯類型： | 復用寄存器 |
| 輸出類型： | 標準 |
| 元件數： | 1 |
| 每個元件的位元數： | 9 |
| 功能： | 通用 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應商設備封裝： | 28-PLCC（11.5x11.5） |
| 包裝： | 帶卷 (TR) |
1
SY10E143
SY100E143
Micrel, Inc.
M9999-032006
hbwhelp@micrel.com or (408) 955-1690
s 700MHz min. operating frequency
s Extended 100E VEE range of –4.2V to –5.5V
s 9 bits wide for byte-parity applications
s Asynchronous Master Reset
s Dual clocks
s Fully compatible with industry standard 10KH,
100K ECL levels
s Internal 75k
input pulldown resistors
s Fully compatible with Motorola MC10E/100E143
s Available in 28-pin PLCC package
FEATURES
9-BIT HOLD
REGISTER
The SY10/100E143 are high-speed 9-bit hold registers
designed for use in new, high-performance ECL systems.
The E143 can hold current data or load new data. The nine
inputs, D0-D8, accept parallel input data.
The SEL (Select) control pin serves to determine the
mode of operation; either HOLD or LOAD. The input data
has to meet the set-up time before being clocked into the
nine input registers on the rising edge of CLK1 or CLK2.
The MR (Master Reset) control signal asynchronously
resets all nine registers to a logic LOW when a logic HIGH
is applied to MR.
The E143 is designed for applications requiring high-
speed registers, pipeline registers, synchronous operation,
and is also suitable for byte-wide parity.
DESCRIPTION
SY10E143
SY100E143
PIN NAMES
Pin
Function
D0-D8
Parallel Data Inputs
SEL
Mode Select Input
CLK1, CLK2
Clock Inputs
MR
Master Reset
Q0-Q8
Data Outputs
NC
No Connection
VCCO
VCC to Output
BLOCK DIAGRAM
D
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
SEL
MR
D0
D1
D2
D3
D4
D5
D6
D7
D8
CLK1
CLK2
D
R
D
R
D
R
D
R
D
R
D
R
D
R
MUX
Rev.: F
Amendment: /0
Issue Date:
March 2006
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