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參數資料
型號: SY100S324JC
廠商: Micrel Inc
文件頁數: 1/5頁
文件大小: 0K
描述: IC TRANSLATOR HEX LP 28-PLCC
標準包裝: 38
系列: 100S
邏輯功能: 變換器
位數: 6
輸入類型: TTL
輸出類型: ECL
通道數: 6
輸出/通道數目: 1
差分 - 輸入:輸出: 無/是
傳輸延遲(最大): 0.85ns
電源電壓: 4.5 V ~ 5.5 V
封裝/外殼: 28-LCC(J 形引線)
供應商設備封裝: 28-PLCC
包裝: 管件
1
SY100S324
Micrel, Inc.
M9999-042307
hbwhelp@micrel.com or (408) 955-1690
DESCRIPTION
FEATURES
s Max. propagation delay of 1.4ns
s IEE min. of –70mA
s Industry standard 100K ECL levels
s Extended supply voltage option:
VEE = –4.2V to –5.5V
s Differential outputs
s Voltage and temperature compensation for improved
noise immunity
s Internal 75k
input pull-down resistors
s Twice as fast as Fairchild’s 324
s Function and pinout compatible with Fairchild F100K
s Available in 28-pin PLCC package
The SY100S324 is a hex translator designed to convert
TTL logic levels to 100K ECL levels. The inputs are TTL
compatible with differential outputs that can either be
used as an inverting/non-inverting translator or as
differential line drivers. A common Enable (E), when LOW,
holds all inverting outputs HIGH and holds all non-
inverting outputs LOW.
When used in the differential mode, due to its high
common mode rejection, it overcomes voltage gradients
between the TTL and ECL ground systems. The VEE and
VTTL power may be applied in either order.
LOW POWER HEX
TTL-to-ECL
TRANSLATOR
SY100S324
Rev.: I
Amendment: /0
Issue Date:
April 2007
Pin
Function
D0–D5
Data Inputs
E
Enable Inputs
Q0–Q5
Data Outputs
Q0–Q5
Complementary Data Outputs
VEES
VEE Substrate
VTTL
TTL VCC Power Supply
VCCA
VCCO for ECL Outputs
PIN NAMES
BLOCK DIAGRAM
D0
Q0
E
D1
Q1
D2
Q2
D3
Q3
D4
Q4
D5
Q5
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PDF描述
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