參數資料
| 型號： | SY10E142JC |
| 廠商： | Micrel Inc |
| 文件頁數： | 1/4頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SHIFT REGISTER 9-BIT 28-PLCC |
| 標準包裝： | 38 |
| 系列： | 10E |
| 邏輯類型： | 移位寄存器 |
| 輸出類型： | 標準 |
| 元件數： | 1 |
| 每個元件的位元數： | 9 |
| 功能： | 通用 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應商設備封裝： | 28-PLCC |
| 包裝： | 管件 |
1
SY10E142
SY100E142
Micrel, Inc.
M9999-032006
hbwhelp@micrel.com or (408) 955-1690
s 700MHz min. shift frequency
s Extended 100E VEE range of –4.2V to –5.5V
s 9 bits wide for byte-parity applications
s Asynchronous Master Reset
s Dual clocks
s Fully compatible with industry standard 10KH,
100K ECL levels
s Internal 75K
input pulldown resistors
s Fully compatible with Motorola MC10E/100E142
s Available in 28-pin PLCC package
FEATURES
9-BIT SHIFT
REGISTER
The SY10/100E142 are high-speed 9-bit shift registers
designed for use in new, high-performance ECL systems.
The E142 can accept serial or parallel data to be shifted out
in one direction as both serial and parallel outputs. The
nine inputs, D0-D8, accept parallel input data, while S-IN
accepts serial input data.
The SEL (Select) control pin serves to determine the
mode of operation, either SHIFT or LOAD. The shift direction
is from bit 0 to bit 8. The input data has to meet the set-up
time before being clocked into the nine input registers on
the rising edge of CLK1 or CLK2. Shifting is also performed
on the rising edge of either CLK1 or CLK2. The MR (Master
Reset) control signal asynchronously resets all nine
registers to a logic LOW when a logic HIGH is applied to
MR.
The E142 is designed for applications such as diagnostic
scan registers, parallel-to-serial conversions and is also
suitable for byte-wide parity.
DESCRIPTION
SY10E142
SY100E142
Rev.: E
Amendment: /0
Issue Date: March 2006
PIN NAMES
Pin
Function
D0-D8
Parallel Data Inputs
S-IN
Serial Data Input
SEL
Mode Select Input
CLK1, CLK2
Clock Inputs
MR
Master Reset
Q0-Q8
Data Outputs
VCCO
VCC to Output
BLOCK DIAGRAM
1
DQ
0
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
S-IN
SEL
MR
CLK1
CLK2
DQ
D1
D2
D3
D4
D5
D6
D7
D8
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
D0
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