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參數(shù)資料
| 型號(hào)： | SY10E150JC |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 1/4頁 |
| 文件大小： | 0K |
| 描述： | IC LATCH D 6-BIT 28-PLCC |
| 標(biāo)準(zhǔn)包裝： | 38 |
| 系列： | 10E |
| 邏輯類型： | D 型透明鎖存器 |
| 電路： | 6:6 |
| 輸出類型： | 差分 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 獨(dú)立電路： | 1 |
| 延遲時(shí)間 - 傳輸： | 375ps |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 28-PLCC |
| 包裝： | 管件 |
1
SY10E150
SY100E150
Micrel, Inc.
M9999-032006
hbwhelp@micrel.com or (408) 955-1690
s 700ps max. propagation delay
s Extended 100E VEE range of –4.2V to –5.5V
s Differential outputs
s Fully compatible with industry standard 10KH,
100K ECL levels
s Internal 75K
input pulldown resistors
s Fully compatible with Motorola MC10E/100E150
s Available in 28-pin PLCC package
FEATURES
6-BIT D
LATCH
The SY10/100E150 are 6-bit D latches with differential
outputs designed for use in new, high- performance ECL
systems. When both Latch Enables (LEN1, LEN2) are at a
logic LOW, the latch is in the transparent mode and input
data propagates through to the output. A logic HIGH on
either LEN1 or LEN2 (or both) latches the input data. The
Master Reset (MR) overrides all other signals to set the Q
outputs to a logic LOW.
DESCRIPTION
SY10E150
SY100E150
BLOCK DIAGRAM
Pin
Function
D0–D5
Data Inputs
LEN1, LEN2
Latch Enables
MR
Master Reset
Q0–Q5
True Outputs
Q0–Q5
Inverting Outputs
VCCO
VCC to Output
PIN NAMES
D
R
D
R
D
R
D
R
D
R
D
R
MR
D0
LEN1
LEN2
D1
D2
D3
D4
D5
Q0
Q1
Q2
Q3
Q4
Q5
Rev.: F
Amendment: /0
Issue Date:
March 2006
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PDF描述 |
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參數(shù)描述 |
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