參數資料
| 型號： | SY10E151JI |
| 廠商： | Micrel Inc |
| 文件頁數： | 1/4頁 |
| 文件大小： | 0K |
| 描述： | IC REGISTER D 6-BIT 28-PLCC |
| 標準包裝： | 38 |
| 系列： | 10E |
| 功能： | 主復位 |
| 類型： | D 型總線 |
| 輸出類型： | 差分 |
| 元件數： | 1 |
| 每個元件的位元數： | 6 |
| 頻率 - 時鐘： | 1.4GHz |
| 觸發器類型： | 正邊沿 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 包裝： | 管件 |
1
SY10E151
SY100E151
Micrel, Inc.
M9999-052108
hbwhelp@micrel.com or (408) 955-1690
s 1100MHz toggle frequency
s Extended 100E VEE range of –4.2V to –5.46V
s Differential outputs
s Asynchronous Master Reset
s Dual clocks
s Fully compatible with industry standard 10KH,
100K ECL levels
s Internal 75K
input pulldown resistors
s Fully compatible with Motorola MC10E/100E151
s Available in 28-pin PLCC package
FEATURES
6-BIT D
REGISTER
The SY10/100E151 offer 6 edge-triggered, high-speed,
master-slave D-type flip-flops with differential outputs,
designed for use in new, high-performance ECL systems.
The two external clock signals (CLK1, CLK2) are gated
through a logical OR operation before use as clocking
control for the flip-flops. Data is clocked into the flip-flops
on the rising edge of either CLK1 or CLK2 (or both). When
both CLK1 and CLK2 are at a logic LOW, data enters the
master and is transferred to the slave when either CLK1 or
CLK2 (or both) go HIGH.
The MR (Master Reset) signal operates asynchronously
to make all Q outputs go to a logic LOW.
DESCRIPTION
SY10E151
SY100E151
BLOCK DIAGRAM
Pin
Function
D0–D5
Data Inputs
CLK1, CLK2
Clock Inputs
MR
Master Reset
Q0–Q5
True Outputs
Q0–Q5
Inverting Outputs
VCCO
VCC to Output
PIN NAMES
D
R
D
R
D
R
D
R
D
R
D
R
M
R
D0
CLK1
CLK2
D1
D2
D3
D4
D5
Q0
Q1
Q2
Q3
Q4
Q5
Rev.: H
Amendment: /0
Issue Date:
May 2008
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PDF描述 |
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