參數資料
| 型號： | SY10E156JC |
| 廠商： | Micrel Inc |
| 文件頁數： | 1/4頁 |
| 文件大小： | 0K |
| 描述： | IC MUX-LATCH 3-BIT 4:1 28-PLCC |
| 標準包裝： | 38 |
| 系列： | 10E |
| 類型： | 多路復用器 |
| 電路： | 3 x 4:1 |
| 獨立電路： | 1 |
| 電壓電源： | 單電源 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應商設備封裝： | 28-PLCC |
| 包裝： | 管件 |
s 900ps max. D to output
s Extended 100E VEE range of –4.2V to –5.5V
s 800ps max. LEN to output
s Differential outputs
s Asynchronous Master Reset
s Dual latch enables
s Fully compatible with industry standard 10KH,
100K ECL levels
s Internal 75K
input pulldown resistors
s Fully compatible with Motorola MC10E/100E156
s Available in 28-pin PLCC package
FEATURES
3-BIT 4:1
MUX-LATCH
The SY10/100E156 offer three 4:1 multiplexers followed
by latches with differential outputs, designed for use in
new, high-performance ECL systems. The two external
latch enable signals (LEN1 and LEN2) are gated through a
logical OR operation before use as control for the three
latches. When both LEN1 and LEN2 are at a logic LOW, the
latches are transparent, thus presenting the data from the
multiplexers at the output pins. If either LEN1 or LEN2 (or
both) are at a logic HIGH, the outputs are latched.
The multiplexer operation is controlled by the Select
(SEL0, SEL1) signals which select one of the four bits of
input data at each mux to be passed through.
The MR (Master Reset) signal operates asynchronously
to take all outputs to a logic LOW.
DESCRIPTION
Rev.: C
Amendment: /1
Issue Date:
February, 1998
SY10E156
SY100E156
FINAL
BLOCK DIAGRAM
PIN CONFIGURATION
VEE
SEL0
SEL1
LEN2
LEN1
D
2a
26
27
28
1
2
3
4
18
17
16
15
14
13
12
25 24 23 22 21 20 19
56789
10 11
D1c
MR
Q
0
V
CCO
Q2
D
2b
PLCC
TOP VIEW
J28-1
D
1b
D
2c
D
2d
Q2
VCC
Q1
VCCO
Q0
D
0d
D
0c
D
0b
D
0a
D
1d
D
1a
V
CCO
Pin
Function
D0x–D2x
Input Data
SEL0, SEL1
Select Inputs
LEN1, LEN2
Latch Enables
MR
Master Reset
Q0–Q2
True Outputs
Q0–Q2
Inverted Outputs
VCCO
VCC to Output
PIN NAMES
D
R
E
N
4:1
MUX
D
R
E
N
4:1
MUX
D
R
E
N
4:1
MUX
Q0
Q1
Q2
MR
D0a
LEN1
LEN2
SEL1
D0b
D0c
D0d
D1a
D1b
D1c
D1d
D2a
D2b
D2c
D2d
SEL0
1
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