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參數(shù)資料
| 型號： | SY10EL33ZCTR |
| 廠商： | MICREL INC |
| 元件分類： | 諧振器 |
| 英文描述： | 5V/3.3V ± 4 DIVIDER |
| 中文描述： | 10EL SERIES, PRESCALER, PDSO8 |
| 封裝： | 0.150 INCH, SOIC-8 |
| 文件頁數(shù)： | 1/4頁 |
| 文件大小： | 59K |
| 代理商： | SY10EL33ZCTR |
DESCRIPTION
FEATURES
PIN CONFIGURATION/BLOCK DIAGRAM
PIN NAMES
5V/3.3V
÷
4 DIVIDER
Pin
Function
CLK
Clock Inputs
Reset
Asynchronous Reset
V
BB
Reference Voltage Output
Q
Data Outputs
SOIC
TOP VIEW
ClockWorks
SY10EL33/L
SY100EL33/L
1
2
3
4
5
6
7
8
Reset
V
CC
Q
V
EE
CLK
V
BB
Q
R
CLK
÷
4
I
3.3V and 5V power supply options
I
650ps propagation delay
I
4.0GHz toggle frequency
I
High bandwidth output transistions
I
Internal 75K
input pull-down resistors
I
Available in 8-pin SOIC package
The SY10/100EL33/L are integrated
÷
4 dividers. The
differential clock inputs and the V
BB
allow a differential,
single-ended or AC-coupled interface to the device. If
used, the V
BB
output should be bypassed to ground with
a 0.01
μ
F capacitor. Also note that the V
BB
is designed to
be used as an input bias on the EL33/L only; the V
BB
output has limited current sink and source capability.
The reset pin is asynchronous and is asserted on the
rising edge. Upon power-up, the internal flip-flops will
attain a random state; the reset input allows for the
synchronization of multiple EL33/Ls in a system.
1
Rev.: E
Issue Date:
Amendment: /1
August 2000
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SY10EL33 | 5V/3.3V ÷4 Divider(5V/3.3V ÷4除法器) |
| SY10EL33LZC | 5V/3.3V ± 4 DIVIDER |
| SY10EL33LZCTR | 5V/3.3V ± 4 DIVIDER |
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| SY100EL34ZC | 5V/3.3V ±2, ±4, ±8 CLOCK GENERATION CHIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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