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參數資料
| 型號： | SY10EP51VZITR |
| 廠商： | MICREL INC |
| 元件分類： | 通用總線功能 |
| 英文描述： | 5V/3.3V D FLIP-FLOP WITH RESET AND DIFFERENTIAL CLOCK |
| 中文描述： | 10E SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO8 |
| 封裝： | PLASTIC, SOIC-8 |
| 文件頁數： | 1/7頁 |
| 文件大小： | 507K |
| 代理商： | SY10EP51VZITR |
1
ECL Pro
ECL Pro
SY10EP51V
Micrel, Inc.
M9999-112805
hbwhelp@micrel.com or (408) 955-1690
Pin
Function
CLK, /CLK
RESET
D
Q, /Q
V
CC
V
EE
ECL Clock Inputs
ECL Asynchronous Reset
ECL Data Input
ECL Data Outputs
Positive Supply
Negative, 0 Supply
DESCRIPTION
■
3.3V and 5V power supply options
■
320ps typical propagation delay
■
Maximum frequency > 3GHz typical
■
75
internal input pulldown resistor
■
Transistor count: 143
■
Available in 8-Pin (3mm) MSOP and SOIC packages
The SY10EP51V is a D flip-flop with reset and
differential clock. The device is pin and functionally
equivalent to the EL51 device.
The reset input is an asynchronous, level triggered
signal. Data enters the master portion of the flip-flop
when CLK is LOW and is transferred to the slave, and
thus the outputs, upon a positive transition of the CLK.
The differential clock inputs of the EP51V allow the device
to be used as a negative edge triggered flip-flop.
The differential input employs clamp circuitry to
maintain stability under open input conditions. When left
open, the CLK input will be pulled down to V
EE
and the
/CLK input will be biased a V
CC
/2.
FEATURES
5V/3.3V D FLIP-FLOP WITH RESET
AND DIFFERENTIAL CLOCK
PIN NAMES
Rev.: D
Issue Date:
Amendment: /0
November 2005
TRUTH TABLE
D
L
H
X
RESET
L
L
H
CLK
Z
Z
X
Q
L
H
L
Z = LOW to HIGH Transition
ECL Pro
ECL Pro is a trademark of Micrel, Inc.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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