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參數資料
型號: SY10H641JCTR
廠商: MICREL INC
元件分類: 時鐘及定時
英文描述: SINGLE SUPPLY 1:9 PECL-TO-TTL
中文描述: 10H SERIES, LOW SKEW CLOCK DRIVER, 9 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC28
封裝: PLASTIC, LCC-28
文件頁數: 1/5頁
文件大小: 84K
代理商: SY10H641JCTR
The SY10/100H641 are single supply, low skew
translating 1:9 clock drivers. Devices in the Micrel-
Synergy H600 translator series utilize the 28-lead PLCC
for optimal power pinning, signal flow-through and
electrical performance.
The devices feature a 24mA TTL output stage with
AC performance specified into a 50pF load capacitance.
A latch is provided on-chip. When LEN is LOW (or left
open, in which case it is pulled LOW by the internal pull-
downs), the latch is transparent. A HIGH on the enable
pin (EN) forces all outputs LOW.
The 10H version is compatible with MECL 10KH ECL
logic levels. The 100H version is compatible with 100K
levels.
DESCRIPTION
FEATURES
ClockWorks
SY10H641
SY100H641
I
Input frequencies up to 135MHz
I
PECL-to-TTL version of popular ECLinPS E111
I
Guaranteed low skew specification
I
Latched input
I
Differential internal design
I
V
BB
output VECL for single-ended operation
I
Single +5V supply
I
Reset/enable
I
Extra TTL and ECL power/ground pins
I
Choice of ECL compatibility: MECL 10KH (10Hxxx)
or 100K (100Hxxx)
I
Available in 28-pin PLCC package
SINGLE SUPPLY 1:9
PECL-TO-TTL
18
17
16
15
14
13
12
5
6
7
8
9
10 11
26
27
28
1
2
3
4
TOP VIEW
PLCC
25 24 23 22 21 20 19
V
T
Q
7
V
T
Q
8
G
T
Q
6
G
T
G
T
Q
5
V
T
Q
4
V
T
Q
3
G
T
Q
2
Q
1
V
T
Q
0
G
T
G
T
V
T
V
BB
D
D
V
E
LEN
G
E
EN
Rev.: D
Issue Date: March, 1999
Amendment: /0
PIN CONFIGURATION
BLOCK DIAGRAM
Pin
Function
G
T
TTL Ground (0V)
V
T
TTL V
CC
(+5.0V)
V
E
ECL V
CC
(+5.0V)
G
E
ECL Ground (0V)
D, D
Signal Input (PECL)
V
BB
V
BB
Reference Output (PECL)
Q
0
- Q
8
Signal Outputs (TTL)
EN
Enable Input (PECL)
LEN
Latch Enable Input (PECL)
PIN NAMES
D
D
Q0
Q1
Q2
Q3
V
BB
EN
Q4
Q5
Q6
Q7
Q8
LEN
D
Q
PECL Input
TTL Outputs
1
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PDF描述
SY10H641 SINGLE SUPPLY 1:9 PECL-TO-TTL
SY10H641JZ SINGLE SUPPLY 1:9 PECL-TO-TTL
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