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參數資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數據通信 |
| 文件頁數： | 209/784頁 |
| 文件大小： | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
209
Agere Systems Inc.
11 M13/M23 MUX/DeMUX Registers
(continued)
Table 237. M13_DS3_STATUS2, Status (RO)
Table 238. M13_XC_DS2_LOCD_R, DS2 Loss of Clock Delta (RO)
Table 239. M13_XC_DS2_AIS_DETD_R, DS2 Alarm Indication Signal Detection Delta (RO)
Address
Bit
Name
Function
Reset
Default
000000000
0
0
0x10010
15:7
6
5
RSVD
Reserved
.
M13_RDL_FIFO_UF This bit is 1 if the receive HDLC FIFO is underflow.
M13_RDL_FIFO_AF This bit is 1 if the number of unread bytes in the receive
HDLC FIFO is greater than the fill-up level set by bits
M13_RDL_FILL[1:0] (
Table 299 on page 227
).
M13_RDS3_SEF
This bit is 1 if there are three or more F-bit errors in
16 consecutive F bits. It is not terminated until the signal is
in-frame and there are less than three F-bit errors in 16
consecutive F bits.
M13_RDS3_ALL1_
DET
8192 clock periods.
M13_RDS3_LOS
This bit is 1 if there are 175 ± 75 contiguous pulse positions
with no pulses of either positive or negative polarity at the
DS3 input. An LOS is cleared upon detecting an average
pulse density of at least 33% over a period of 175 ± 75
contiguous pulse positions, starting with the receipt of a
pulse.
M13_TDS3_LOC
This bit is 1 if the SMPR_TDS3CLK
signal fails to have
transitions for at least 10 periods of SMPR_RDS3CLK. A
single transition on SMPR_TDS3CLK resets this bit.
M13_RDS3_LOC
This bit is 1 if the SMPR_RDS3CLK signal fails to have
transitions for at least 10 periods of SMPR_TDS3CLK. A
single transition on SMPR_RDS3CLK resets this bit.
4
1
3
This bit is 1 if the input data is 0 for fewer than 9 out of
0
2
0
1
0
0
0
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x10011
15:7
6:0
RSVD
Reserved
.
Delta Bits.
These individual delta bits are set as the result of
the corresponding state bits M13_XC_DS2_LOC[7:1]
(
Table 250 on page 212
) transitioning either from 0 to 1 or from
1 to 0. They can be programmed to be either clear on read
(COR) or clear on write (COW), and they are not set to 1 again
until the event reoccurs.
M13_XC_DS2_
LOCD[7:1]
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x10012
15:7
6:0
RSVD
Reserved
.
Delta Bits.
These individual delta bits are set as the result of
the corresponding state bits M13_XC_DS2_AIS_DET[7:1]
(
Table 251 on page 212
) transitioning either from 0 to 1 or from
1 to 0. They can be programmed to be either clear on read
(COR) or clear on write (COW), and they are not set to 1 again
until the event reoccurs.
M13_XC_DS2_
AIS_DETD[7:1]
相關PDF資料 |
PDF描述 |
|---|---|
| TN0200T-T1 | CA DUAL BANANA/DUAL BANANA 5' |
| TN0201T-T1 | TRANSISTOR SOT23 SMD MOSFET |
| TN0520N3 | TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0524N3 | TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0540N3 | TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS1 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS2 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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