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參數資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數據通信 |
| 文件頁數： | 226/784頁 |
| 文件大小： | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
226
Agere Systems Inc.
11 M13/M23 MUX/DeMUX Registers
(continued)
Table 294. M13_SEL_DS2_LB_R, Select DS2 Loopback (R/W)
Table 295. M13_RDS2_EDGE_R[1—2], Rx DS2 Edge Registers [1—2](R/W)
Table 296. M13_DS2_OUT_IDLE_R, DS2 Output Idle (R/W)
Table 297. M13_DS2_OUT_AIS_R, DS2 Output Alarm Indication Signal (R/W)
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x10098
15:7
6:0
RSVD
Reserved.
M13_SEL_DS2_LB[7:1]
M13_SEL_DS2_LBy Bits.
If M13_SEL_DS2_LBy = 1, the
DS2 signal from time slot y in the received DS3 signal is
looped back into time slot y of the transmitted DS3 signal.
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x10099
15:7
6:0
RSVD
Reserved.
A logic 1 of these bits means that the received
DS2 signals are retimed by the rising edge of the
associated clocks. A logic 0 means that the data
is retimed by the falling edge. When used in the
demand clocking mode of the M23 mapping,
M13_RDS2_EDGE[7:1] = 1 should be set if the
delay from the output clock to the incoming data
(the maximum should be less than eight STS-1
clock cycles) is less than four STS-1 clock cycles;
otherwise, M13_RDS2_EDGE[7:1] = 0 should be
used.
Reserved.
M13_RDS2_EDGE[7:1]
0x1009A 15:7
RSVD
0x000
0x7F
6:0
M13_DS2ALCO_RTM_EDGE[7:1]
M13_DS2ALCO_RTM_EDGE[7:1] Bits.
In the
demand clocking mode of the M23 mapping, this
register provides an extra clock edge selection
capability, in addition to M13_RDS2_EDGE[7:1],
for retiming input DS2 data. It should normally be
set to logic 1 (default). A logic 0 is suggested only
to be used with M13_RDS2_EDGE[7:1] = 0 when
necessary.
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x1009E 15:7
RSVD
Reserved.
6:0
M13_DS2_OUT_IDLE[7:1]
M13_DS2_OUT_IDLE[7:1] Bits.
If
M13_DS2_OUT_IDLEy = 1, the output from DS2 output
selection block y is held low.
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x1009F
15:7
6:0
RSVD
Reserved.
M13_DS2_OUT_AIS[7:1]
M13_DS2_OUT_AIS[7:1] Bits.
If M13_DS2_OUT_IDLEy
= 0 (
Table 296 on page 226
), a logic 1 of this bit causes
DS2 AIS to be output from the DS2 output selector y; oth-
erwise, the DS2 signal from time slot y in the received DS3
signal will be output.
相關PDF資料 |
PDF描述 |
|---|---|
| TN0200T-T1 | CA DUAL BANANA/DUAL BANANA 5' |
| TN0201T-T1 | TRANSISTOR SOT23 SMD MOSFET |
| TN0520N3 | TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0524N3 | TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0540N3 | TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS1 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS2 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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