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參數資料
| 型號： | TSB43AA82A |
| 英文描述： | IC ARRIA GX FPGA 50K 780FBGA |
| 中文描述： | 2端口高性能集成PHY和鏈路層芯片的PC外設 |
| 文件頁數： | 5/159頁 |
| 文件大小： | 1085K |
| 代理商： | TSB43AA82A |
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TSB43LV81
IEEE-1394 LINK-LAYER CONTROLLER/400M-PHY ONE-CHIP
Page 5
1.3.5.
DMA/BULKY DATA INTERFACE
NAME
BDICLK
BDIBSY/BDREQ(SCSI)
BDIF[2:0]
BDIEN/BDWR(SCSI)
BDIO[15:0]
BDOF[2:0]
BDOEN/BDRD
BDOAVAIL/BDRW(SCSI)
NCLKOEN
CLKSEL
PIN
35
49
I/O
I
O
I
I
I/O
O
I
O
I
I
DESCRIPTION
DMA clock (note-1)
DMA input busy / DMA request
DMA input flag (indicate the order of input data on stream)
DMA input enable
DMA data (8bit: BDIO[7:0] )
DMA output flag (indicate the order of output data on stream)
DMA output enable
DMA output avail / (DMA R/W indicator at SCSI mode)
BD clock output enable (hi:enable)
BD clock select, Set Low use BDICLK
Hi : use internal clock (no need to connect BDICLK)
DMA acknowledge
ATAPI acknowledge
24.576MHz clock output
40,41,42
50
-
44,45,46
52
51
36
34
BDACK
ATACK
NCLKOUT
note-1) Any frequency is OK. Max freq = 40MHz. It’s not required matching same freq to transfer speed.
65
38
37
O
O
1.3.6.
BDIF
8-bit Bulky
BDIF[2:0]
011
111
101
001
Comment
8-bit data except last block on packet
8-bit data of last on packet
Reset
No data
16-bit Bulky
BDIF[2:0]
011
000
010
111
100
110
101
001
Comment
8-bit data except last block on packet (Upper)
8-bit data except last block on packet (Lower)
16-bit data except last block on packet
8-bit data of last on packet (Upper)
8-bit data of last on packet (Lower)
16-bit data of last block on packet
Reset
No data
1.3.7.
BDOF
BDIF[2:0]
010
110
011
111
100
Comment
8-bit data except last block on packet
8-bit data of last on packet
16-bit data except last block on packet
16-bit data of last on packet
No data
相關PDF資料 |
PDF描述 |
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參數描述 |
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