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參數資料
| 型號： | UDA1361 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | 96 kHz sampling 24-bit stereo audio ADC |
| 中文描述： | 96千赫采樣24位立體聲音頻ADC |
| 文件頁數： | 10/20頁 |
| 文件大小： | 97K |
| 代理商： | UDA1361 |
2001 Jan 17
10
Philips Semiconductors
Product specification
96 kHz sampling 24-bit stereo audio ADC
UDA1361TS
AC CHARACTERISTICS (DIGITAL)
V
DDD
= V
DDA
= 2.4 to 3.6 V; T
amb
=
40 to +85
°
C; all voltages referenced to ground (pins 10 and 15); unless otherwise
specified.
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
System clock timing
T
sys
system clock cycle
f
sys
= 256f
s
f
sys
= 384f
s
f
sys
= 512f
s
f
sys
= 768f
s
35
23
17
17
0.40T
sys
88
59
44
30
780
520
390
260
0.60T
sys
ns
ns
ns
ns
ns
t
CWL
LOW-level system clock pulse
width
HIGH-level system clock pulse
width
t
CWH
0.40T
sys
0.60T
sys
ns
Serial data timing
T
cy(CLK)(bit)
bit clock period
; master mode
64f
s
64f
s
64f
s
Hz
; slave mode
64f
s
Hz
t
BCKH
t
BCKL
t
r
t
f
t
d(o)(D)(BCK)
bit clock HIGH time
bit clock LOW time
rise time
fall time
data output delay time
(from BCK falling edge)
data output delay time
(from WS edge)
data output hold time
word select rise time
word select fall time
word select period
word select delay from BCK
word select set-up time
word select hold time
50
50
20
20
40
ns
ns
ns
ns
ns
t
d(o)(D)(WS)
MSB-justified format
40
ns
t
h(o)(D)
t
r(WS)
t
f(WS)
f
WS
t
d(WS)(BCK)
t
su(WS)
t
h(WS)
0
1
40
20
10
1
20
20
1
+40
ns
ns
ns
f
s
ns
ns
ns
master mode
slave mode
slave mode
f
cy
T
cy
-1
=
f
cy
T
cy
-1
=
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參數描述 |
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