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參數資料
| 型號： | UPD44647094F5-E30-FQ1 |
| 元件分類： | SRAM |
| 英文描述： | 8M X 9 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 15 X 17 MM, PLASTIC, BGA-165 |
| 文件頁數： | 1/36頁 |
| 文件大?。?/td> | 479K |
| 代理商： | UPD44647094F5-E30-FQ1 |
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MOS INTEGRATED CIRCUIT
μPD44647094,44647184,44647364,44647096,44647186,44647366
72M-BIT QDRTM II+ SRAM
2.0 & 2.5 Cycle Read Latency
4-WORD BURST OPERATION
Document No. M18526EJ1V0DS00 (1st edition)
Date Published November 2006 NS CP(N)
Printed in Japan
PRELIMINARY DATA SHEET
2006
Description
The
μPD44647094 and μPD44647096 are 8,388,608-word by 9-bit, the μPD44647184 and μPD44647186 are
4,194,304-word by 18-bit and the
μPD44647364 and μPD44647366 are 2,097,152-word by 36-bit synchronous quad data
rate static RAMs fabricated with advanced CMOS technology using full CMOS six-transistor memory cell.
The
μPD44647xx4 is for 2.0 cycle and the μPD44647xx6 is for 2.5 cycle read latency. The μPD44647094,
μPD44647096, μPD44647184, μPD44647186, μPD44647364 and μPD44647366 integrate unique synchronous
peripheral circuitry and a burst counter. All input registers controlled by an input clock pair (K and K#) are latched on
the positive edge of K and K#.
These products are suitable for application which require synchronous operation, high speed, low voltage, high density
and wide bit configuration.
These products are packaged in 165-pin PLASTIC BGA.
Features
Core (VDD) = 1.8 ± 0.1 V power supply
I/O (VDDQ) = 1.5 ± 0.1 V power supply
165-pin PLASTIC BGA (15x17)
HSTL interface
PLL circuitry for wide output data valid window and future frequency scaling
Separate independent read and write data ports with concurrent transactions
100% bus utilization DDR READ and WRITE operation
Four-tick burst for reduced address frequency
Two input clocks (K and K#) for precise DDR timing at clock rising edges only
Two Echo clocks (CQ and CQ#)
Data Valid pin (QVLD) supported
Read latency : 2.0 & 2.5 clock cycles (Not selectable by user)
Internally self-timed write control
Clock-stop capability. Normal operation is restored in 2,048 cycles after clock is resumed.
User programmable impedance output (35 to 70 Ω)
Fast clock cycle time : 2.66 ns (375 MHz) for 2.0 cycle read latency,
2.5 ns (400 MHz) for 2.5 cycle read latency
Simple control logic for easy depth expansion
JTAG 1149.1 compatible test access port
相關PDF資料 |
PDF描述 |
|---|---|
| UPD4482321GF-A65-A | 256K X 32 CACHE SRAM, 6.5 ns, PQFP100 |
| UPD4502161G5-A10-7JF | x16 SDRAM |
| UPD4502161G5-A12-7JF | x16 SDRAM |
| UPD45125161G5-A10-9JF | Virtual Channel SDRAM |
| UPD45125161G5-A75-9JF | Virtual Channel SDRAM |
相關代理商/技術參數 |
參數描述 |
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