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參數資料
| 型號： | XC3S500E-4FGG320C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 152/227頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-3E FPGA 500K 320FBGA |
| 標準包裝： | 84 |
| 系列： | Spartan®-3E |
| LAB/CLB數： | 1164 |
| 邏輯元件/單元數： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數： | 232 |
| 門數： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 320-BGA |
| 供應商設備封裝： | 320-FBGA（19x19） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
| 其它名稱： | 122-1526 |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
30
The basic usage of the carry logic is to generate a half-sum
in the LUT via an XOR function, which generates or
propagates a carry out COUT via the carry mux CYMUXF
(or CYMUXG), and then complete the sum with the
dedicated XORF (or XORG) gate and the carry input CIN.
This structure allows two bits of an arithmetic function in
each slice. The CYMUXF (or CYMUXG) can be instantiated
using the MUXCY element, and the XORF (or XORG) can
be instantiated using the XORCY element.
The FAND (or GAND) gate is used for partial product
multiplication and can be instantiated using the MULT_AND
component. Partial products are generated by two-input
AND gates and then added. The carry logic is efficient for
the adder, but one of the inputs must be outside the LUT as
shown in Figure 23.
The FAND (or GAND) gate is used to duplicate one of the
partial products, while the LUT generates both partial
products and the XOR function, as shown in Figure 24.
CY0G
Carry generation for top half of slice. Fixed selection of:
G1 or G2 inputs to the LUT (both equal 1 when a carry is to be generated)
GAND gate for multiplication
BY input for carry initialization
Fixed 1 or 0 input for use as a simple Boolean function
CYMUXF
Carry generation or propagation mux for bottom half of slice. Dynamic selection via CYSELF of:
CYINIT carry propagation (CYSELF = 1)
CY0F carry generation (CYSELF = 0)
CYMUXG
Carry generation or propagation mux for top half of slice. Dynamic selection via CYSELF of:
CYMUXF carry propagation (CYSELG = 1)
CY0G carry generation (CYSELG = 0)
CYSELF
Carry generation or propagation select for bottom half of slice. Fixed selection of:
F-LUT output (typically XOR result)
Fixed 1 to always propagate
CYSELG
Carry generation or propagation select for top half of slice. Fixed selection of:
G-LUT output (typically XOR result)
Fixed 1 to always propagate
XORF
Sum generation for bottom half of slice. Inputs from:
F-LUT
CYINIT carry signal from previous stage
Result is sent to either the combinatorial or registered output for the top of the slice.
XORG
Sum generation for top half of slice. Inputs from:
G-LUT
CYMUXF carry signal from previous stage
Result is sent to either the combinatorial or registered output for the top of the slice.
FAND
Multiplier partial product for bottom half of slice. Inputs:
F-LUT F1 input
F-LUT F2 input
Result is sent through CY0F to become the carry generate signal into CYMUXF
GAND
Multiplier partial product for top half of slice. Inputs:
G-LUT G1 input
G-LUT G2 input
Result is sent through CY0G to become the carry generate signal into CYMUXG
Table 14: Carry Logic Functions (Cont’d)
Function
Description
X-Ref Target - Figure 23
Figure 23: Using the MUXCY and XORCY in the Carry
Logic
XORCY
LUT
MUXCY
B
A
Sum
CIN
DS312-2_37_021305
COUT
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PDF描述 |
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| XC3S500E-4FTG256C | 功能描述:IC SPARTAN-3E FPGA 500K 256-FTBG RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Spartan®-3E 標準包裝:60 系列:XP LAB/CLB數:- 邏輯元件/單元數:10000 RAM 位總計:221184 輸入/輸出數:244 門數:- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應商設備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
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