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參數(shù)資料
| 型號： | XC3S500E-5PQG208C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 160/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 500K 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 1164 |
| 邏輯元件/單元數(shù)： | 10476 |
| RAM 位總計： | 368640 |
| 輸入/輸出數(shù)： | 158 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
| 其它名稱： | 122-1719 XC3S500E-5PQG208C-ND |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
38
Block RAM Port Signal Definitions
Representations of the dual-port primitive
RAMB16_S[wA]_S[wB] and the single-port primitive
RAMB16_S[w] with their associated signals are shown in
defined in Table 23. The control signals (WE, EN, CLK, and
SSR) on the block RAM are active High. However, optional
inverters on the control signals change the polarity of the
active edge to active Low.
Design Note
Whenever a block RAM port is enabled (ENA or
ENB = High), all address transitions must meet the data
sheet setup and hold times with respect to the port clock
(CLKA or CLKB), as shown in Table 103, page 139.This
requirement must be met even if the RAM read output is of
no interest.
X-Ref Target - Figure 32
Figure 32: Block RAM Primitives
DS312-2_03_111105
WEA
ENA
SSRA
CLKA
ADDRA[rA–1:0]
DIA[wA–pA–1:0]
DIPA[pA–1:0]
DOPA[pA–1:0]
DOA[wA–pA–1:0]
RAMB16_S
WA
_S
WB
(a) Dual-Port
(b) Single-Port
DOPB[pB–1:0]
DOB[wB–pB–1:0]
WEB
ENB
SSRB
CLKB
ADDRB[rB–1:0]
DIB[wB–pB–1:0]
DIPB[pB–1:0]
WE
EN
SSR
CLK
ADDR[r–1:0]
DI[w–p–1:0]
DIP[p–1:0]
DOP[p–1:0]
DO[w–p–1:0]
RAMB16_Sw
Notes:
1.
wA and wB are integers representing the total data path width (i.e., data bits plus parity bits) at Ports A and B, respectively.
2.
pA and pB are integers that indicate the number of data path lines serving as parity bits.
3.
rA and rB are integers representing the address bus width at ports A and B, respectively.
4.
The control signals CLK, WE, EN, and SSR on both ports have the option of inverted polarity.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ACM36DRTN-S13 | CONN EDGECARD EXTEND 72POS 0.156 |
| EBM12DTBI-S189 | CONN EDGECARD 24POS R/A .156 SLD |
| ABM36DRTN-S13 | CONN EDGECARD EXTEND 72POS .156 |
| DBM25P300 | CONN DSUB PLUG 25POS T/H GOLD |
| ACM36DRTH-S13 | CONN EDGECARD EXTEND 72POS 0.156 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XC3S50-4CPG132C | 功能描述:SPARTAN-3A FPGA 50K STD 132CSBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計:16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XC3S50-4CPG132C0974 | 制造商:Rochester Electronics LLC 功能描述: 制造商:Xilinx 功能描述: |
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| XC3S50-4PQ208C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 50K GATES 1728 CELLS 630MHZ 1.2V 208PQFP - Trays |
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