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參數資料

型號：	73S8010C-IM
廠商：	TERIDIAN SEMICONDUCTOR CORP
元件分類：	模擬信號調理
英文描述：	SPECIALTY ANALOG CIRCUIT, QCC32
封裝：	5 X 5 MM, QFN-32
文件頁數：	6/27頁
文件大小：	367K
代理商：	73S8010C-IM

73S8010C

Smart Card Interface

DATA SHEET

Page: 14 of 27

2005 TERIDIAN Semiconductor Corporation

Rev 1.2

I/O timing definition:

The states of the I/O, AUX1, and AUX2 pins are low after power on reset and they are in high when the activation

sequencer turns on the I/O reception state. See Activation Sequence timing section for more details on when the

I/O reception is enabled. The states of I/OUC, AUX1UC, and AUX2UC are high after power on reset. When the

control I/O enable bit 7 of control register is set, the first I/O line on which a falling edge is detected becomes the

input I/O line and the other becomes the output I/O line. When the input I/O line rising edge is detected then both

I/O lines return to their neutral state. The delay between the I/O signals is shown in Figure 9.

IOUC

IO_HL

IO_LH

IOUC_HL

IOUC_LH

Delay from I/O to I/OUC:

tIO_HL = 100ns

tIO_LH = 25ns

Delay from I/OUC to I/O:

tI/OUC_HL = 100ns tI/OUC_LH = 25ns

Figure 9 - I/O Timing Definition

相關PDF資料	PDF描述
73S8010C-IM	SPECIALTY ANALOG CIRCUIT, QCC32
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