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參數(shù)資料

型號(hào)：	73S8010R-IL
廠(chǎng)商：	MAXIM INTEGRATED PRODUCTS INC
元件分類(lèi)：	模擬信號(hào)調(diào)理
英文描述：	SPECIALTY ANALOG CIRCUIT, PDSO28
封裝：	SOP-28
文件頁(yè)數(shù)：	6/24頁(yè)
文件大小：	333K
代理商：	73S8010R-IL

73S8010R

Low Cost Smart Card Interface

DATA SHEET

Page: 14 of 24

2005 TERIDIAN Semiconductor Corporation

Rev 1.3

I/O CIRCUITRY AND TIMING

The states of the I/O, AUX1, and AUX2 pins are low after power-on-reset and they are high when the activation

sequencer enables the I/O reception state. See Activation Sequence timing section for more details on when the

I/O reception is enabled. The states of the I/OUC, AUX1UC, and AUX2UC are high after power on reset. When

the control I/O enable bit 7 of control register is set, the first I/O line on which a falling edge is detected becomes

the input I/O line and the other becomes the output I/O line. When the input I/O line rising edge is detected then

both I/O lines return to their neutral state. The delay between these signals is shown in Figure 9.

IOUC

IO_HL

IO_LH

IOUC_HL

IOUC_LH

Delay from I/O to I/OUC:

tIO_HL = 100ns

tIO_LH = 25ns

Delay from I/OUC to I/O:

tIOuc_HL = 100ns

tIOUC_LH = 25ns

Figure 9 - I/O Timing Definition

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