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參數資料
型號: A3PN060-FVQG100
元件分類: FPGA
英文描述: FPGA, 1536 CLBS, 60000 GATES, PQFP100
封裝: 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100
文件頁數: 37/92頁
文件大小: 3184K
代理商: A3PN060-FVQG100
ProASIC3 nano DC and Switching Characteristics
2- 28
Advance v0.2
Timing Characteristics
Table 2-42 1.8 V LVCMOS Low Slew
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
Software Default Load at 35 pF for A3PN060, A3PN125, A3PN250
Drive
Strength
Speed
Grade
tDOUT
tDP
tDIN
tPY
tPYS
tEOUT
tZL
tZH
tLZ
tHZ
Units
2 mA
Std.
0.60
15.34
0.04
1.31
TBD
0.43
12.49
12.58
2.35
1.72
ns
–1
0.51
13.05
0.04
1.12
TBD
0.36
10.63
10.70
2.00
1.46
ns
–2
0.45
11.45
0.03
0.98
TBD
0.32
9.33
9.40
1.76
1.28
ns
4 mA
Std.
0.60
10.68
0.04
1.31
TBD
0.43
9.39
8.98
2.75
2.74
ns
–1
0.51
9.09
0.04
1.12
TBD
0.36
7.99
7.64
2.34
2.33
ns
–2
0.45
7.98
0.03
0.98
TBD
0.32
7.01
6.70
2.05
2.04
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
Table 2-43 1.8 V LVCMOS High Slew
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
Software Default Load at 35 pF for A3PN060, A3PN125, A3PN250
Drive
Strength
Speed
Grade
tDOUT
tDP
tDIN
tPY
tPYS
tEOUT
tZL
tZH
tLZ
tHZ
Units
2 mA
Std.
0.60
11.61
0.04
1.31
0.43
7.36
8.94
2.35
1.78
ns
–1
0.51
9.88
0.04
1.12
0.36
6.26
7.60
2.00
1.51
ns
–2
0.45
8.67
0.03
0.98
0.32
5.49
6.67
1.75
1.33
ns
4 mA
Std.
0.60
6.75
0.04
1.31
0.43
4.96
5.40
2.74
2.84
ns
–1
0.51
5.74
0.04
1.12
0.36
4.22
4.60
2.33
2.42
ns
–2
0.45
5.04
0.03
0.98
0.32
3.70
4.04
2.05
2.12
ns
Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
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PDF描述
A3PN060-ZFVQ100 FPGA, 1536 CLBS, 60000 GATES, PQFP100
A3PN060-ZFVQG100 FPGA, 1536 CLBS, 60000 GATES, PQFP100
A3PN125-FVQ100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
A3PN125-FVQG100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
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