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參數資料
型號: A3PN060-ZFVQG100
元件分類: FPGA
英文描述: FPGA, 1536 CLBS, 60000 GATES, PQFP100
封裝: 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100
文件頁數: 39/92頁
文件大小: 3184K
代理商: A3PN060-ZFVQG100
ProASIC3 nano DC and Switching Characteristics
2- 30
Advance v0.2
1.5 V LVCMOS (JESD8-11)
Low-Voltage CMOS for 1.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
purpose 1.5 V applications. It uses a 1.5 V input buffer and a push-pull output buffer.
Table 2-46 Minimum and Maximum DC Input and Output Levels
1.5 V LVCMOS
VIL
VIH
VOL
VOH
IOL
IO
H
IOSL
IOSH
IIL
1
IIH
2
Drive Strength
Min.
, V
Max., V
Min., V
Max.,
V
Max., V
Min., V
m
A
m
A
Max.,
mA3
Max.,
mA3
A
4
A
4
2 mA
–0.3 0.35 * VCCI 0.65 * VCCI
3.6
0.25 *
VCCI
0.75 *
VCCI
2
13
16
10
Notes:
1. IIL is the input leakage current per I/O pin over recommended operation conditions where –0.3 V < VIN < VIL.
2. IIH is the input leakage current per I/O pin over recommended operating conditions VIH < VIN < VCCI. Input
current is larger when operating outside recommended ranges.
3. Currents are measured at high temperature (100°C junction temperature) and maximum voltage.
4. Currents are measured at 85°C junction temperature.
5. Software default selection highlighted in gray.
Figure 2-9 AC Loading
Table 2-47 1.5 V LVCMOS AC Waveforms, Measuring Points, and Capacitive Loads
Input LOW (V)
Input HIGH (V)
Measuring Point* (V)
CLOAD (pF)
0
1.5
0.75
10
Notes:
1. Measuring point = Vtrip. See Table 2-16 on page 2-16 for a complete table of trip points.
2. Capacitive Load for A3PN060, A3PN125, and A3PN250 is 35 pF.
Test Point
Enable Path
Datapath
35 pF
R = 1 k
R to VCCI for tLZ/tZL/tZLS
R to GND for tHZ/tZH/tZHS
35 pF for tZH/tZHS/tZL/tZLS
5 pF for tHZ/tLZ
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PDF描述
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A3PN125-ZFVQG100 FPGA, 3072 CLBS, 125000 GATES, PQFP100
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