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參數(shù)資料
| 型號： | A40MX04-PL68M |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數(shù)： | 54/124頁 |
| 文件大小： | 3142K |
| 代理商： | A40MX04-PL68M |
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40MX and 42MX FPGA Families
v6.1
1-29
Note: Identical timing for falling edge clock.
Figure 1-31 42MX SRAM Synchronous Read Operation
Figure 1-32 42MX SRAM Asynchronous Read Operation—Type 1 (Read Address Controlled)
Figure 1-33 42MX SRAM Asynchronous Read Operation—Type 2 (Write Address Controlled)
RCLK
REN
RDAD[5:0]
RD[7:0]
Old Data
Valid
t
RCKHL
t
CKHL
t
RENH
t
RCO
t
ADH
t
DOH
t
ADSU
New Data
t
RENSU
RDAD[5:0]
RD[7:0]
Data 1
t
RDADV
t
DOH
ADDR2
ADDR1
Data 2
t
RPD
WEN
WD[7:0]
WCLK
RD[7:0]
Old Data
Valid
t
WENH
t
RPD
t
WENSU
New Data
t
DOH
t
ADSU
WRAD[5:0]
BLKEN
t
ADH
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A40MX04-PL68X79 | FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC68 |
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| A40MX04-PL84A | FPGA, 547 CLBS, 6000 GATES, 116 MHz, PQCC84 |
| A40MX04-PL84IX79 | FPGA, 547 CLBS, 6000 GATES, 80 MHz, PQCC84 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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