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參數資料
| 型號： | AD7948 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | +3.3 V/+5 V Multiplying 12-Bit DACs |
| 中文描述： | 3.3伏/ 5伏乘以12位DAC |
| 文件頁數： | 6/16頁 |
| 文件大小： | 329K |
| 代理商： | AD7948 |
AD7943/AD7945/AD7948
AD7945 TIMING SPECIFICATIONS
1
(T
A
= T
MIN
to T
MAX
, unless otherwise noted)
REV. B
–6–
Limit @
V
DD
= +3 V to +3.6 V
Limit @
V
DD
= +4.5 V to +5.5 V
Parameter
Units
Description
t
DS
t
DH
t
CS
t
CH
t
WR
35
10
60
0
60
20
10
40
0
40
ns min
ns min
ns min
ns min
ns min
Data Setup Time
Data Hold Time
Chip Select Setup Time
Chip Select Hold Time
Write Pulsewidth
NOTES
1
All input signals are specified with tr = tf = 5 ns (10% to 90% of 5 V) and timed from a voltage level of 1.6 V.
Specifications subject to change without notice.
DATA VALID
CS
t
CH
t
DS
t
DH
WR
DB11–DB0
t
CS
t
WR
Figure 3. AD7945 Timing Diagram
AD7948 TIMING SPECIFICATIONS
1
(T
A
= T
MIN
to T
MAX
, unless otherwise noted)
Limit @
V
DD
= +3 V to +3.6 V
Limit @
V
DD
= +4.5 V to +5.5 V
Parameter
Units
Description
t
DS
t
DH
t
CWS
t
CWH
t
LWS
t
LWH
t
WR
45
10
0
0
0
0
60
30
10
0
0
0
0
40
ns min
ns min
ns min
ns min
ns min
ns min
ns min
Data Setup Time
Data Hold Time
CSMSB
or
CSLSB
to WR Setup Time
CSMSB
or
CSLSB
to
WR
Hold Time
LDAC
to
WR
Setup Time
LDAC
to WR Hold Time
Write Pulsewidth
NOTES
1
All input signals are specified with tr = tf = 5 ns (10% to 90% of 5 V) and timed from a voltage level of 1.6 V.
Specifications subject to change without notice.
DATA
DATA
WR
t
CWS
t
CWH
t
CWS
t
CWH
t
LWH
t
LWS
t
DH
t
DS
t
WR
t
WR
t
DH
t
DS
CSMSB
CSLSB
LDAC
DB7–DB0
Figure 4. AD7948 Timing Diagram
相關PDF資料 |
PDF描述 |
|---|---|
| AD7948BN | +3.3 V/+5 V Multiplying 12-Bit DACs |
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參數描述 |
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