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參數(shù)資料
| 型號： | AD8151AST |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理外設(shè) |
| 英文描述： | 33 x 17, 3.2 Gb/s Digital Crosspoint Switch |
| 中文描述： | 7-BIT, DSP-CROSSBAR SWITCH, PQFP184 |
| 封裝： | 20 X 20 MM, PLASTIC, LQFP-184 |
| 文件頁數(shù)： | 14/36頁 |
| 文件大小： | 5326K |
| 代理商： | AD8151AST |
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AD8151
–14–
REV. 0
CS
INPUT
UPDATE
INPUT
ENABLING
OUT[0:16][N:P]
OUTPUTS
DISABLING
OUT[0:16][N:P]
OUTPUTS
WE
INPUT
t
CSU
t
UOT
t
UOE
t
WOT
t
WHU
INPUT {DATA 1}
INPUT {DATA 1}
INPUT {DATA 2}
INPUT {DATA 0}
t
CHU
t
UW
t
WOD
Figure 5. First Rank Write Cycle and Second Rank Update Cycle
Table V. First Rank Write Cycle and Second Rank Update Cycle
Symbol
Parameter
Conditions
T
A
= 25
°
C
V
DD
= 5 V
V
CC
= 3.3 V
Min
Typ
Max
Unit
t
CSU
t
CHU
t
UOE
t
WOE
*
t
UOT
t
WOT
t
UOD
*
t
WOD
t
WHU
t
UW
Setup Time
Hold Time
Chip Select to Update
Chip Select from Update
0
0
ns
ns
Output Enable Times
Update to Output Enable
Write Enable to Output Enable
25
25
40
40
ns
ns
Output Toggle Times
Update to Output Reprogram
Write Enable to Output Reprogram
25
25
30
30
ns
ns
Output Disable Times
Update to Output Disabled
Write Enable to Output Disabled
25
25
30
30
ns
ns
Setup Time
Write Enable to Update
10
ns
Width of Update Pulse
15
ns
*
Not Shown.
A[4:0]
INPUTS
t
CSR
D[6:0]
OUTPUTS
t
RDE
t
AA
t
RHA
CS
INPUT
RE
INPUT
ADDR 1
ADDR 2
DATA
{ADDR1}
DATA {ADDR2}
t
CHR
t
RDD
Figure 6. Second Rank Readback Cycle
Table VI. Second Rank Readback Cycle
Symbol
Parameter
Conditions
T
A
= 25
°
C
V
DD
= 5 V
V
CC
= 3.3 V
10 k
20 pF on D[6:0]
Bus
Min
Typ
Max
Unit
t
CSR
t
CHR
t
RHA
t
RDE
t
AA
t
RDD
Setup Time
Hold Time
Chip Select to Read Enable
Chip Select from Read Enable
Address from Read Enable
Data from Read Enable
Data from Address
Data from Read Enable
0
0
5
ns
ns
ns
ns
ns
ns
Enable Time
Access Time
Release Time
15
15
15
30
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD8152-EVAL | 制造商:Analog Devices 功能描述:EVAL KIT FOR ASYNCH DGTL CROSSPOINT SWIT - Bulk |
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