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參數資料
| 型號： | AD9949KCP |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | 12-Bit CCD Signal Processor with Precision Timing Core |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, QCC40 |
| 封裝： | 6 X 6 MM, MO-220-VJJD-2, LFCSP-40 |
| 文件頁數： | 17/36頁 |
| 文件大小： | 707K |
| 代理商： | AD9949KCP |
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AD9949
Table 14. AFE Operation Register Detail
Data Bit
Content
00
[1:0]
Rev. B | Page 17 of 36
Address
Default
Value
0
Name
PWRDOWN
Description
0 = Normal Operation.
1 = Reference Standby.
2/3 = Total Power-Down
0 = Disable OB Clamp.
1 = Enable OB Clamp.
0 = Select Normal OB Clamp Settling.
1 = Select Fast OB Clamp Settling.
0 = Ignore VGA Update.
1 = Very Fast Clamping when VGA Is Updated.
DOUT Value during PBLK.
0 = Blank to Zero.
1 = Blank to Clamp Level.
Test Operation Only. Set to zero.
0 = Enable DC restore circuit.
1 = Bypass DC Restore Circuit during PBLK.
Test Operation Only. Set to zero.
Adjustment of CDS Gain.
0 = 0 dB.
01 = 2 dB.
10 = 4 dB.
11 = 0 dB.
[2]
1
CLPENABLE
[3]
0
CLPSPEED
[4]
0
FASTUPDATE
[5]
0
PBLK_LVL
[7:6]
[8]
0
0
TEST MODE
DCBYP
[9]
[11:10]
0
0
TESTMODE
CDSGAIN
Table 15. AFE Control Register Detail
Data Bit
Content
03
[1:0]
Address
Default
Value
0
Name
COLORSTEER
Description
0 = Off.
1 = Progressive.
2 = Interlaced.
3 = Three Field.
0 = Disable PxGA.
1 = Enable PxGA.
0 = Data Outputs Are Driven.
1 = Data Outputs Are Three-Stated.
0 = Latch Data Outputs with DOUT Phase.
1 = Output Latch Transparent.
0 = Binary Encode Data Outputs.
1 = Gray Encode Data Outputs.
[2]
1
PxGAENABLE
[3]
0
DOUTDISABLE
[4]
0
DOUTLATCH
[5]
0
GRAYENCODE
相關PDF資料 |
PDF描述 |
|---|---|
| AD9949 | 12-Bit CCD Signal Processor with Precision Timing Core |
| AD9949KCPZRL | 12-Bit CCD Signal Processor with Precision Timing Core |
| AD9949KCPRL | 12-Bit CCD Signal Processor with Precision Timing Core |
| AD9949KCPZ | 12-Bit CCD Signal Processor with Precision Timing Core |
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