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參數資料
型號: ADF4360-2BCP
廠商: ANALOG DEVICES INC
元件分類: 無繩電話/電話
英文描述: Integrated Synthesizer and VCO
中文描述: TELECOM, CELLULAR, BASEBAND CIRCUIT, QCC24
封裝: 4 X 4 MM, MO-220-VGGD-2, LFCSP-24
文件頁數: 12/20頁
文件大小: 336K
代理商: ADF4360-2BCP
PRELIMINARY TECHNICAL DATA
REV. PrA 07/03
–12–
0
P
ADF4360-2
TABLE IV: R COUNTER LATCH
DB20
DB19 DB18 DB17 DB16
DB15 DB14 DB13 DB12
DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
C2 (0) C1 (1)
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
R11
R12
R13
R14
ABP1
ABP2
T1
LDP
Control
Bits
14-Bit Reference Counter
L
P
R
DB21
DB22
DB23
X
BSC2
Anti
Backlash
Width
LDP
0
Lock Detect Precision
3 consecutive cycles of phase delay less than
15ns must occur before lock detect is set.
5 consecutive cycles of phase delay less than
15ns must occur before lock detect is set.
1
Test Mode
Bit should
be set to 0
for Normal
Operation
ABP2
0
0
1
1
ABP1
0
1
0
1
Anti-Backlash Pulse Width
3.0ns
1.3ns
6.0ns
3.0ns
R14
0
0
0
0
.
.
.
1
R13
0
0
0
0
.
.
.
1
R12
0
0
0
0
.
.
.
1
..........
..........
..........
..........
..........
..........
..........
..........
..........
R3
0
0
0
1
.
.
.
1
R2
0
1
1
0
.
.
.
0
R1
1
0
1
0
.
.
.
0
Divide Ratio
1
2
3
4
.
.
.
16380
1
1
1
..........
1
0
1
16381
1
1
1
..........
1
1
0
16382
1
1
1
..........
1
1
1
16383
X
X = Don’t Care
R
T
B
BSC1
Band
Select
Clock
These bits are not
used by the device
and are Don't Care
Bits.
BSC2
0
0
1
1
BSC1
0
1
0
1
Band Select Clock Divider
1
2
4
8
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