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參數資料
型號: ADF4360-3BCPRL7
廠商: ANALOG DEVICES INC
元件分類: 無繩電話/電話
英文描述: Integrated Synthesizer and VCO
中文描述: TELECOM, CELLULAR, BASEBAND CIRCUIT, QCC24
封裝: 4 X 4 MM, MO-220-VGGD-2, LFCSP-24
文件頁數: 15/24頁
文件大小: 539K
代理商: ADF4360-3BCPRL7
ADF4360-5
Table 9. R Counter Latch
Rev. 0 | Page 15 of 24
DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
C2 (0) C1 (1)
R1
R2
R3
R4
R5
R7
R8
R9
R10
R11
R12
R13
R14
ABP1
ABP2
LDP
TMB
BSC1
R6
CONTROL
BITS
BAND
SELECT
CLOCK
ANTI-
BACKLASH
PULSE
WIDTH
14-BIT REFERENCE COUNTER
DB21
DB22
DB23
L
D
P
T
M
B
R
R
BSC2
RSV
RSV
TEST MODE
BIT SHOULD
BE SET TO 0
FOR NORMAL
OPERATION.
R14
0
0
0
0
.
.
.
1
1
1
1
R13
0
0
0
0
.
.
.
1
1
1
1
R12
0
0
0
0
.
.
.
1
1
1
1
R3
0
0
0
1
.
.
.
1
1
1
1
R2
0
1
1
0
.
.
.
0
0
1
1
R1
0
1
0
1
.
.
.
0
1
0
1
DIVIDE RATIO
1
2
3
4
.
.
.
16380
16381
16382
16383
..........
..........
..........
..........
..........
..........
..........
..........
..........
..........
..........
THESE BITS ARE NOT
USED BY THE DEVICE
AND ARE DON'T CARE
BITS.
0
LDP
0
LOCK DETECT PRECISION
THREE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
FIVE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
1
ABP2
0
0
1
1
ABP1
0
1
0
1
ANTIBACKLASH PULSE WIDTH
3.0ns
1.3ns
6.0ns
3.0ns
BSC2
0
0
1
1
BSC1
0
1
0
1
BAND SELECT CLOCK DIVIDER
1
2
4
8
相關PDF資料
PDF描述
ADF4360-4 Integrated Synthesizer and VCO
ADF4360-4BCPRL Integrated Synthesizer and VCO
ADF4360-4BCPRL7 Integrated Synthesizer and VCO
ADF4360-1BCPRL7 Integrated Synthesizer and VCO
ADF4360-0BCPRL7 Integrated Synthesizer and VCO
相關代理商/技術參數
參數描述
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