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參數資料
| 型號： | ADSP-21060LAB-160 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | ADSP-2106x SHARC DSP Microcomputer Family |
| 中文描述： | 48-BIT, 40 MHz, OTHER DSP, PBGA225 |
| 封裝： | PLASTIC, MS-034AAJ-2, BGA-225 |
| 文件頁數： | 33/47頁 |
| 文件大小： | 366K |
| 代理商： | ADSP-21060LAB-160 |
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ADSP-21060/ADSP-21060L
–33–
REV. D
Link Ports: 2
×
CLK Speed Operation
Calculation of link receiver data setup and hold relative to link clock is required to determine the maximum allowable skew that can
be introduced in the transmission path between LDATA and LCLK. Setup skew is the maximum delay that can be introduced in
LDATA relative to LCLK, (setup skew = t
LCLKTWH
min – t
DLDCH
– t
SLDCL
). Hold skew is the maximum delay that can be intro-
duced in LCLK relative to LDATA, (hold skew = t
LCLKTWL
min – t
HLDCH
– t
HLDCL
). Calculations made directly from 2
×
speed
specifications will result in unrealistically small skew times because they include multiple tester guardbands. The setup and hold skew
times shown below are calculated to include only one tester guardband.
ADSP-21060 Setup Skew
= 1.93 ns max
ADSP-21060 Hold Skew
= 2.95 ns max
ADSP-21060L Setup Skew = 1.87 ns max
ADSP-21060L Hold Skew = 1.69 ns max
ADSP-21060
Parameter
Min
ADSP-21060L
Min
Max
Max
Units
Receive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Data Setup before LCLK Low
Data Hold after LCLK Low
LCLK Period (2
×
Operation)
LCLK Width Low
LCLK Width High
2.5
2.25
t
CK
/2
4.5
4.25
2.25
2.25
t
CK
/2
5.0
4.0
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
LACK High Delay after CLKIN High
LACK Low Delay after LCLK High
1
18 + DT/2
6
28.5 + DT/2
16
18 + DT/2
6
29.5 + DT/2
18
ns
ns
Transmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup before LCLK High
LACK Hold after LCLK High
19
–6.75
19
–6.5
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLKTWL
t
LCLKTWH
t
DLACLK
LCLK Delay after CLKIN
Data Delay after LCLK High
Data Hold after LCLK High
LCLK Width Low
LCLK Width High
LCLK Low Delay after LACK High
8
2.5
8
2.25
ns
ns
ns
ns
ns
ns
–2.0
(t
CK
/4) – 1
(t
CK
/4) – 1
(t
CK
/4) + 9
–2.0
(t
CK
/4) – 0.75 (t
CK
/4) + 1.5
(t
CK
/4) – 1.5 (t
CK
/4) + 1
(t
CK
/4) + 9
(t
CK
/4) + 1
(t
CK
/4) + 1
(3
*
t
CK
/4) + 16.5
(3
*
t
CK
/4) + 16.5
NOTE
1
LACK will go low with t
DLALC
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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