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參數資料
| 型號： | ADSP-21160MKB-80 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 64-BIT, 80 MHz, OTHER DSP, PBGA400 |
| 封裝： | 27 X 27 MM, METRIC, PLASTIC, BGA-400 |
| 文件頁數： | 19/53頁 |
| 文件大小： | 696K |
| 代理商： | ADSP-21160MKB-80 |
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–
19
–
REV. 0
ADSP-21160M
Memory Read—Bus Master
Use these specifications for asynchronous interfacing to
memories (and memory-mapped peripherals) without
reference to CLKIN. These specifications apply when the
ADSP-21160M is the bus master accessing external
memory space in asynchronous access mode. Note that
timing for ACK, DATA, RDx, WRx, and DMAG strobe
timing parameters only applies to asynchronous access
mode.
Table 9. Memory Read—Bus Master
Parameter
Timing Requirements:
t
DAD
Min
Max
Unit
Address, CIF, Selects Delay to Data
Valid
1,2
RDx Low to Data Valid
1,3
Data Hold from Address, Selects
4
Data Setup to RDx High
1
Data Hold from RDx High
3,4
ACK Delay from Address, Selects
2,5
ACK Delay from RDx Low
3,5
ACK Setup to CLKIN
3,5
ACK Hold After CLKIN
3
Switching Characteristics:
t
DRHA
Address, CIF, Selects Hold After RDx
High
3
t
DARL
Address, CIF, Selects to RDx Low
2
t
RW
RDx Pulse width
3
t
RWR
RDx High to WRx, RDx, DMAGx Low
3
W = (number of wait states specified in WAIT register) t
CK
.
HI = t
CK
(if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = t
CK
(if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
t
CK
–
0.25t
CCLK
–
11+W
ns
t
DRLD
t
HDA
t
SDS
t
HDRH
t
DAAK
t
DSAK
t
SAKC
t
HAKC
0.75t
CK
–
11+W
ns
ns
ns
ns
ns
ns
ns
ns
0
8
1
t
CK
–
0.5t
CCLK
–
12+W
t
CK
–
0.75t
CCLK
–
11+W
0.5t
CCLK
+3
1
0.25t
CCLK
–
1+H
ns
0.25t
CCLK
–
3
t
CK
–
0.5t
CCLK
–
1+W
0.5t
CCLK
–
1+HI
ns
ns
ns
1
Data Delay/Setup: User must meet t
, t
, or t
SDS.
2
The falling edge of MSx, BMS is referenced.
3
Note that timing for ACK, DATA, RDx, WRx, and DMAG strobe timing parameters only applies to asynchronous access mode.
4
Data Hold: User must meet t
HDA
or t
HDRH
in asynchronous access mode. See
Example System Hold Time Calculation on page 44
for the calculation of
hold times given capacitive and dc loads.
5
ACK Delay/Setup: User must meet t
DAAK
, t
DSAK
, or t
SAKC
for deassertion of ACK (Low), all three specifications must be met for assertion of ACK (High).
Figure 15. Memory Read—Bus Master
(@
@"
,
,
(
,
,
,
!!
,
!
,
(
,
,
!
,
,
,
,
!
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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| ADSP-21160NCB-TBD | 制造商:AD 制造商全稱:Analog Devices 功能描述:DSP Microcomputer |
| ADSP-21160NCBZ-100 | 功能描述:IC DSP CONTROLLER 32BIT 400-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，FCBGA 供應商設備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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