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參數資料
| 型號： | ADSP-21160MKB-80 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 64-BIT, 80 MHz, OTHER DSP, PBGA400 |
| 封裝： | 27 X 27 MM, METRIC, PLASTIC, BGA-400 |
| 文件頁數： | 22/53頁 |
| 文件大小： | 696K |
| 代理商： | ADSP-21160MKB-80 |
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ADSP-21160M
–
22
–
REV. 0
Synchronous Read/Write
—
Bus Master
Use these specifications for interfacing to external memory
systems that require CLKIN
—
relative timing or for
accessing a slave ADSP-21160M (in multiprocessor
memory space). These synchronous switching characteris-
tics are also valid during asynchronous memory reads and
writes except where noted (see
Memory Read
—
Bus Master
on page 19
and
Memory Write
—
Bus Master on page 20
).
When accessing a slave ADSP-21160M, these switching
characteristics must meet the slave
’
s timing requirements
for synchronous read/writes (see
Synchronous
Read/Write
—
Bus Slave on page 24
). The slave
ADSP-21160M must also meet these (bus master) timing
requirements for data and acknowledge setup and hold
times.
Table 11. Synchronous Read/Write
—
Bus Master
Parameter
Timing Requirements:
t
SSDATI
t
HSDATI
t
SACKC
t
HACKC
Switching Characteristics:
t
DADDO
t
HADDO
t
DPGO
t
DRDO
t
DWRO
t
DRWL
t
DDATO
t
HDATO
t
DACKMO
t
ACKMTR
t
DCKOO
t
CKOP
t
CKWH
t
CKWL
Min
Max
Unit
Data Setup Before CLKIN
1
Data Hold After CLKIN
1
ACK Setup Before CLKIN
1
ACK Hold After CLKIN
1
5.5
1
0.5t
CCLK
+3
1
ns
ns
ns
ns
Address, MSx, BMS, BRST, CIF Delay After CLKIN
Address, MSx, BMS, BRST, CIF Hold After CLKIN
PAGE Delay After CLKIN
RDx High Delay After CLKIN
1
WRx High Delay After CLKIN
1
RDx/WRx Low Delay After CLKIN
Data Delay After CLKIN
Data Hold After CLKIN
ACK Delay After CLKIN
2
ACK Disable Before CLKIN
2
CLKOUT Delay After CLKIN
CLKOUT Period
CLKOUT Width High
CLKOUT Width Low
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1.5
1.5
0.25t
CCLK
–
1
0.25t
CCLK
–
1
0.25t
CCLK
–
1
11
0.25t
CCLK
+9
0.25t
CCLK
+9
0.25t
CCLK
+9
12.5
1.5
0.25t
CCLK
+3
0.25t
CCLK
–
3
2
t
CK
–
1
t
CK
/2
–
2
t
CK
/2
–
2
0.25t
CCLK
+9
5
t
CK
3
+1
t
CK
/2+2
3
t
CK
/2+2
3
1
Note that timing for ACK, DATA, RDx, WRx, and DMAG strobe timing parameters only applies to synchronous access mode.
2
Applies to broadcast write, master precharge of ACK.
3
Applies only when the DSP drives a bus operation; CLKOUT held inactive or three-state otherwise, For more information, see the System Design chapter
in the
ADSP-2116x SHARC DSP Hardware Reference
.
相關PDF資料 |
PDF描述 |
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