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參數(shù)資料
型號(hào)： ADSP-21266SKBCZ-2D
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： SHARC Embedded Processor
中文描述： 16-BIT, 66.67 MHz, OTHER DSP, PBGA136
封裝： ROHS COMPLIANT, MO-205AE, BGA-136
文件頁數(shù)： 34/44頁
文件大小： 426K
代理商： ADSP-21266SKBCZ-2D
Rev. B
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Page 34 of 44
|
May 2005
ADSP-21266
SPI Interface Protocol—Master
Table 30. SPI Interface Protocol—Master
Parameter
Timing Requirements
t
SSPIDM
t
HSPIDM
Min
Max
Unit
Data Input Valid to SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge to Data Input Not Valid
5
2
ns
ns
Switching Characteristics
t
SPICLKM
t
SPICHM
t
SPICLM
t
DDSPIDM
t
HDSPIDM
t
SDSCIM
t
HDSM
t
SPITDM
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3
–
0 OUT (SPI Device Select) Low to First SPICLK Edge
Last SPICLK Edge to FLAG3
–
0 OUT High
Sequential Transfer Delay
8 × t
CCLK
4 × t
CCLK
– 2
4 × t
CCLK
– 2
ns
ns
ns
ns
ns
ns
ns
ns
3
10
4 × t
CCLK
– 2
4 × t
CCLK
– 1
4 × t
CCLK
– 1
Figure 25. SPI Interface Protocol—Master
LSB
VALID
MSB
VALID
t
SSPIDM
t
HSPIDM
t
HDSPIDM
LSB
MSB
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
FLG3-0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
t
SPICHM
t
SPICLM
t
SPICLM
t
SPICLKM
t
SPICHM
t
HDSM
t
SPITDM
t
HDSPIDM
LSB
VALID
LSB
MSB
MSB
VALID
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
t
SSPIDM
CPHASE = 1
CPHASE = 0
t
SDSCIM
t
SSPIDM
相關(guān)PDF資料
PDF描述
ADSP-21266SKSTZ-1B SHARC Embedded Processor
ADSP-21266SKSTZ-1C SHARC Embedded Processor
ADSP-21266SKSTZ-2B SHARC Embedded Processor
ADSP-21266SKSTZ-2C SHARC Embedded Processor
ADSP-21266SKSTZ-2D SHARC Embedded Processor
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參數(shù)描述
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