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參數資料
| 型號： | ADSP-21365SKBCZENG |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | LEAD FREE, MO-205AE, MBGA-136 |
| 文件頁數： | 32/54頁 |
| 文件大?。?/td> | 559K |
| 代理商： | ADSP-21365SKBCZENG |
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Rev. PrA
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|
September 2004
ADSP-21365/6
Preliminary Technical Data
Input Data Port
The timing requirements for the IDP are given in
Table 28
.IDP
Signals (SCLK, FS, SDATA) are routed to the DAI_P20–1 pins
using the SRU. Therefore, the timing specifications provided
below are valid at the DAI_P20–1 pins.
Table 28. IDP
Parameter
Timing Requirements
t
SIFS
1
t
SIHFS
1
t
SISD
1
t
SIHD
1
t
IDPCLKW
t
IDPCLK
1
DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG's input can be either CLKIN or any of the DAI pins.
Min
Max
Unit
FS Setup Before SCLK Rising Edge
FS Hold After SCLK Rising Edge
SData Setup Before SCLK Rising Edge
SData Hold After SCLK Rising Edge
Clock Width
Clock Period
2.5
2.5
2.5
2.5
9
24
ns
ns
ns
ns
ns
ns
Figure 23. IDP Master Timing
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
SAMPLE EDGE
t
SISD
t
SIHD
t
SISFS
t
SIHFS
t
SISCLKW
DAI_P20-1
(SDATA)
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21365SKSQZENG | SHARC Processor |
| ADSP-21366SKBCZENG | SHARC Processor |
| ADSP-21366SBBCZENG | SHARC Processor |
| ADSP-21366SBSQZENG | SHARC Processor |
| ADSP-21366SCSQZENG | SHARC Processor |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADSP-21365SKSQ-ENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21365SKSQZENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
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| ADSP-21365YSWZ-2BA | 制造商:Analog Devices 功能描述:DSP Floating-Point 32-Bit/40-Bit 200MHz 200MIPS 144-Pin LQFP EP |
| ADSP-21365YSWZ-2CA | 功能描述:IC DSP 32BIT 200MHZ EPAD 144LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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