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參數資料
| 型號： | ADSP-21365SKBCZENG |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | LEAD FREE, MO-205AE, MBGA-136 |
| 文件頁數： | 39/54頁 |
| 文件大小： | 559K |
| 代理商： | ADSP-21365SKBCZENG |
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ADSP-21365/6
Preliminary Technical Data
Rev. PrA
|
Page 39 of 54
|
September 2004
External PLL Mode
In External PLL Mode internal Digital PLL is disabled and the
receiver runs on the PLL that is connected to the processor
externally. This external PLL generates the 512 x Fs clock
(MCLK) from the reference clock (LRCLK) and gives it to
SPDIF receiver.
Table 35. SPDIF Receiver External PLL Mode Timing
Parameter
Timing Requirements
t
MCP
FMCLK
t
BDM
t
LDM
t
DDP
t
DDS
t
DDH
Min
Max
Unit
MCLK Period
MCLK Frequency (1/t
MCP
)
SCLK Propagation Delay from MCLK to the Falling Edge
LRCLK Propagation Delay From MCLK
Data Propagation Delay From MCLK
Data Output Setup To SCLK
Data Output Hold From SCLK
10
ns
MHz
ns
ns
ns
ns
ns
100
30
30
30
1/2 SCLK Period
1/2 SCLK Period
Figure 32. SPDIF Receiver External PLL Mode Timing
t
LDM
t
BDM
t
DDS
MSB
t
DDH
MCLKINPUT
(NOTTOSCALE)
BCLKOUTPUT
LRCLK
OUTPUT
SDATAOUTPUT
I2S-JUSTIFIED
MODE
t
DDP
t
DDS
t
DDH
t
DDP
MSB
LSB
t
DDH
t
DDS
SDATAOUTPUT
RIGHT-JUSTIFIED
MODE
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21365SKSQZENG | SHARC Processor |
| ADSP-21366SKBCZENG | SHARC Processor |
| ADSP-21366SBBCZENG | SHARC Processor |
| ADSP-21366SBSQZENG | SHARC Processor |
| ADSP-21366SCSQZENG | SHARC Processor |
相關代理商/技術參數 |
參數描述 |
|---|---|
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