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參數(shù)資料
| 型號(hào)： | ADSP-21366SBBC-ENG |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | SHARC Processor |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | MO-205AE, MBGA-136 |
| 文件頁數(shù)： | 38/54頁 |
| 文件大?。?/td> | 559K |
| 代理商： | ADSP-21366SBBC-ENG |
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Rev. PrA
|
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|
September 2004
ADSP-21365/6
Preliminary Technical Data
SPDIF Receiver
The following sections describe timing as it relates to the SPDIF
receiver.
Internal Digital PLL Mode
In internal Digital Phase-locked Loop mode the internal PLL
(Digital PLL) generates the 512
×
Fs clock.
Table 34. SPDIF Receiver Internal Digital PLL Mode Timing
Parameter
Switching Characteristics
t
DFSI
t
HOFSI
t
DDTI
t
HDTI
t
SCLKIW
1
t
CCLK
1
SCLK frequency is 64 x FS where FS = the frequency of LRCLK.
Min
Max
Unit
LRCLK Delay After SCLK
LRCLK Hold After SCLK
Transmit Data Delay After SCLK
Transmit Data Hold After SCLK
Transmit SCLK Width
Core Clock Period
5
ns
ns
ns
ns
ns
ns
–2
5
–2
40
5
Figure 31. SPDIF Receiver Internal Digital PLL Mode Timing
DRIVE EDGE
SAMPLE EDGE
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
DAI_P20-1
(DATA CHANNEL A/B)
t
SCLKIW
t
DFSI
t
DDTI
t
HOFSI
t
HDTI
t
SFSI
t
HFSI
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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