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參數(shù)資料
| 型號： | ADSP-21366SKBC-ENG |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | MO-205AE, MBGA-136 |
| 文件頁數(shù)： | 20/54頁 |
| 文件大小： | 559K |
| 代理商： | ADSP-21366SKBC-ENG |
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Rev. PrA
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September 2004
ADSP-21365/6
Preliminary Technical Data
Reset
Interrupts
The following timing specification applies to the FLAG0,
FLAG1, and FLAG2 pins when they are configured as IRQ0,
IRQ1, and IRQ2 interrupts.
Table 12. Reset
Parameter
Timing Requirements
t
WRST
1
t
SRST
1
Applies after the power-up sequence is complete. At power-up, the processor's internal phase-locked loop requires no more than 100
μ
s while RESET is low, assuming
stable VDD and CLKIN (not including start-up time of external clock oscillator).
Min
Max
Unit
RESET Pulse Width Low
RESET Setup Before CLKIN Low
4t
CK
8
ns
ns
Figure 9. Reset
CLKIN
RESET
t
WRST
t
SRST
Table 13. Interrupts
Parameter
Timing Requirement
t
IPW
Min
Max
Unit
IRQx Pulse Width
2 × t
PCLK
+2
ns
Figure 10. Interrupts
DAI_P20-1
FLAG2-0
(IRQ2-0)
t
IPW
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADSP-21365 | SHARC Processor |
| ADSP-21365SBBC-ENG | SHARC Processor |
| ADSP-21365SBBCZENG | SHARC Processor |
| ADSP-21365SBSQ-ENG | SHARC Processor |
| ADSP-21365SKBCZENG | SHARC Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADSP-21366SKBCZENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21366SKSQ-ENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21366SKSQZENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21366WBBCZ-1A | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
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