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參數資料
| 型號： | ADSP-21366SKBC-ENG |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection |
| 中文描述： | 16-BIT, 55.55 MHz, OTHER DSP, PBGA136 |
| 封裝： | MO-205AE, MBGA-136 |
| 文件頁數： | 34/54頁 |
| 文件大小： | 559K |
| 代理商： | ADSP-21366SKBC-ENG |
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Rev. PrA
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September 2004
ADSP-21365/6
Preliminary Technical Data
Sample Rate Converter—Serial Input Port
The SRC input signals (SCLK, FS, and SDATA) are routed from
the DAI_P20–1 pins using the SRU. Therefore, the timing spec-
ifications provided in
Table 30
are valid at the DAI_P20–1 pins.
Table 30. SRC, Serial Input Port
Parameter
Timing Requirements
t
SIFS
1
t
SIHFS
1
t
SISD
1
t
SIHD
1
t
IDPCLKW
t
IDPCLK
1
DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG's input can be either CLKIN or any of the DAI pins.
Min
Max
Unit
FS Setup Before SCLK Rising Edge
FS Hold After SCLK Rising Edge
SData Setup Before SCLK Rising Edge
SData Hold After SCLK Rising Edge
Clock Width
Clock Period
4
5.5
4
5.5
9
20
ns
ns
ns
ns
ns
ns
Figure 25. SRC Serial Input Port Timing
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
SAMPLE EDGE
t
SISD
t
SIHD
t
SISFS
t
SIHFS
t
IDPCLKW
DAI_P20-1
(SDATA)
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21365 | SHARC Processor |
| ADSP-21365SBBC-ENG | SHARC Processor |
| ADSP-21365SBBCZENG | SHARC Processor |
| ADSP-21365SBSQ-ENG | SHARC Processor |
| ADSP-21365SKBCZENG | SHARC Processor |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ADSP-21366SKBCZENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21366SKSQ-ENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| ADSP-21366SKSQZENG | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
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